专利名称：垂直型金属氧化物半导体晶体管的制作方法
技术领域：
本发明涉及一种具有沟道结构的垂直型MOS(金属氧化物半导体)晶体管，以及制造这种晶体管的方法。
在传统的垂直型DMOS晶体管中，由于传送电流的方式与采用芯片表面作为电流通路的水平型DMOS晶体管不同，采用在垂直于衬底方向在整个芯片延伸开的电流通路，因而大家知道可以减小单位芯片面积的闭路电阻。
图2示出采用传统的沟道的N型垂直型DMOS晶体管结构的一个例子。垂直型DMOS晶体管的高密度N型衬底1上在外延工艺中层叠上一层密度低于衬底的N型外延层。N型高密度衬底I和N型外延层2形成漏区，特别是N型外延层2赋予电场弛豫功能。通过对N型外延层2的表面进行离子注入和热扩散处理，形成P型扩散区9和高密度N型源区10，构成沟道。此外，通过P型扩散区和N型高密度源区10形成一定深度的沟道，延伸到N型外延层2，且经栅氧化膜7埋置多晶硅栅极8。在如此结构中，通过控制埋置在沟道中的栅极8可以使电流作为源区的N型高密度衬底1的表面从其背面传送到N型高密度源区10。此外，垂直型DMOS晶体管为P型时，图2的导电类型相反。
在这种传统的垂直型MOS晶体管中，由于用于电场弛豫的低密度区只在沟区的一侧，因而在例如N型MOS的情况下，电流通路局限于从半导体衬底的背面至表面的一个方向。
为解决上述问题，根据本发明，采取下列措施。
提供一种垂直型MOS晶体管，它包括其半导体衬底中依次在一个第一导电型半导衬底上层叠一个密度低于第一导电型半导体衬底的第一第一导电型外延层、一个第二导电型半导体层和与第一导电型外延层不同的一个第二第一导电型外延层，在第二第一导电型外延层主表面的一个预定区域中形成有一个第一导电型高密度区；一个沟道通过第一导电型高密度区从主表面延伸到第一第一导电型外延层、第二第一导电型外延层和第二导电型半导体层；一个绝缘膜通过热氧化在沟道的侧面部分和底部部分形成；一个多晶硅栅极埋置在沟道中的绝缘膜中；及，一个第二导电型杂质扩散层，其深度可达第二层电型半导体层在第一导电型高密度区以外和栅极以外的部分区域。
此外，在垂直型MOS晶体管中，用于夹持其间的第二导电型半导体层的第一第一导电型外延层和第二第一导电型外延层具有相等的杂质密度。
此外，在垂直型MOS晶体管中，用于夹持其间的第二导电型半导体层的第一第一导电型外延层和第二第一导电型外延层在栅极附近具有相等的的厚度。
此外，在垂直型MOS晶体管中，第二导电型半导体层是一个外延层。
此外，在垂直型MOS晶体管中，第二导电型半导体层是一个杂质扩散层。
此外，还提供一种制造垂直型MOS晶体管的方法，它包括下列步骤依次在第一导电型半导体衬底上层叠一个密度低于第一导电型半导体衬底的第一第一导电型外延层、一个第二导电型半导体层和一个不同于第一第一导电型外延层的第二第一导电型外延层；在第二第一导电型外延层主表面的一个预定区域形成一个第一导电型高密度区；从主表面形成一个沟道使其通过第一导电型高密度区、第二第一导电型外延层和第二导电型半导体层，延伸到第一第一导电型外延层；在沟道的侧面部分和底面部分形成一个绝缘膜；在第一导电型高密度区以外和栅极以外的部分区域形成深度达第二导电型半导体层的一个第二导电型杂质扩散层。
此外，在制造垂直型MOS晶体管的方法中，用于夹持其间的第二导电型半导体层的第一第一导电型外延层和第二第一导电型外延层具有相等的杂质密度。
此外，在制造垂直型MOS晶体管的方法中，用于夹持其间的第二导电型半导体层的第一第一导电型外延层和第二第一导电型外延层在栅极附近具有相等的的厚度。
此外，在制造垂直型MOS晶体管的方法中，第二导电型半导体层是一个外延层。
此外，在制造垂直型MOS晶体管的方法中，第二导电型半导体层是一个杂质扩散层。
图1是根据本发明的一个实施例的垂直型MOS晶体管的剖面图。
图2是具有传统的沟道结构的垂直型MOS晶体管的剖面图。
图3A至3D是说明根据本发明的实施例制造垂直型MOS晶体管的方法的各步骤的剖面图。
现在参看附图以N型垂直型MOS晶体管为例说明本发明的细节。
图1是本发明的一个实施例的N型垂直型MOS晶体管的主剖面图。
为阐明本发明的特点，现说明图3所示本发明制造N型垂直型MOS晶体管的方法的一个例子。如图3A中所示，在电阻率0．001欧厘米至0．01欧厘米的一个N型高密度衬底1上，用外延法形成厚1微米至10微米的例如掺有砷杂质的一个低密度N型半导体层2。N型外延层2的杂质密度一般为2×1016／立方厘米，最好在5×1014／立方厘米至1×1017／立方厘米的范围。此外，N型外延层2是为弛豫电场而设的，其厚度随漏极与源极之间的压阻而变化。例如，对于N型外延层来说，当杂质密度为2×1016／立方厘米、厚度为4微米时，其压阻约为25伏。
一个P型半导体层3通过外延生长层叠在N型外延层2上，构成一个晶体管沟区。P型半导体层3的杂质密度在1×1014／立方厘米至2×1016／立方厘米的范围。此外，由于P型半导体层3相当于一个晶体管沟道，因而P型半导体层3的一个膜厚度按所需的沟道长度而变化。而且，P型半导体层3可例如通过向N型外延层2的表面进行硼的离子注入而形成。
接着，再向P型半导体层3上层叠上一层杂质密度与N型外延层2的相等的N型外延层4，以得到与N型外延层2相等的厚度，在1微米至10微米的范围。
由于P型半导体层3为N型外延层2和4所围绕，为了向外提取P型半导体层3的电位，例如通过向线路图案施加光致抗蚀剂和硼离子注入，形成一个杂质密度高达1×1020／立方厘米或以上的P型区6(图3B)。此外，图3B中，P型高密度区6与P型半导体层3连接，但连接无需在离子注入过程中进行，P型高密度区6与P型半导体层3的连接可以在以后的热处理过程中进行。
接着，通过生长厚100埃至200埃的热氧化膜或CVD(化学汽相淀积)氧化膜，用光致抗蚀剂11绘制线路图案，以腐蚀氧化膜并形成作为一个掩模材料的一个氧化膜12，用于蚀刻单晶硅，之后再对单晶硅进行各向异性腐蚀，由此形成沟道13(图3C)。
接着，对沟道各圆角部分采用例如高温牺性氧化和各向同性干腐蚀的方法之后，在沟道内侧面和底面部分形成一个栅氧化膜7。然后，在减压CVD中生长多晶硅以将沟道内完全充以多晶硅之后，用热扩散法往多晶硅中注入象磷之类的杂质，使杂质密度达1×1020／立方厘米或以上。之后，用回蚀法使硅除沟道以外的表面外露，形成一个栅极8。
接着，向线路图案施加光致抗蚀剂以形成一个构成源极或漏极的高密度N型区，部分采用例如砷作为N型杂质注入离子，并进行热处理，形成一个大约1×1020／立方厘米的N型高密度区5。此外，在N型高密度区5的形成过程中，离子注入和热处理的条件设定得使N型外延层4在栅氧化膜附近的厚度等于N型外延层2的厚度。
接着，虽然图中没有示出但如传统的半导体工艺那样，通过中间绝缘膜的形成，来形成一个接触孔，形成一个金属电极并形成一个保护膜并对其绘制线路图案，一个垂直型MOS晶体管的主要部分就完成了。
通过上述过程，根据本发明的实施例的N型垂直型MOS晶体管得出如图1所示的一个最终剖面结构。作为本发明的特点，N型垂直型MOS晶体管可以通过P型半导体层3形成N-区，使杂质密度和厚度都相同，从而不仅确保一个方向电流通路的压阻，而且即使在反方向也可以得出压阻，而且可以从表面或背面设置源极和漏极。
此外，在本实施例中所说明的是N型垂直型MOS晶体管，但在P型垂直型MOS晶体管的情况下，其构成也是类似的。
根据本发明，垂直型MOS晶体管的驱动电流通路可以设置在两个方向，即，从半导体衬底的表面至其背面，和从其背面至表面。此外，通过采用外延法形成沟道区，可以抑制沟道长度的扩散。
权利要求
1．一种垂直型金属氧化物半导体晶体管，它包括其半导体衬底中依次在一个第一导电型半导衬底上层叠一个密度低于所述第一导电型半导体衬底的第一第一导电型外延层、一个第二导电型半导体层和与所述第一导电型外延层不同的一个第二第一导电型外延层，在所述第二第一导电型外延层主表面的一个预定区域中形成有一个第一导电型高密度区；一个沟道通过所述第一导电型高密度区从所述主表面延伸到所述第一第一导电型外延层、第二第一导电型外延层和第二导电型半导体层；一个绝缘膜通过热氧化在所述沟道的侧面部分和底部部分形成；一个多晶硅栅极埋置在所述沟道中的所述绝缘膜中；及，一个第二导电型杂质扩散层，其深度可达所述第二层电型半导体层在所述第一导电型高密度区以外和栅极以外的部分区域。
2．根据权利要求1所述的垂直型金属氧化物半导体晶体管，其特征在于，用于夹持其间的所述第二导电型半导体层的所述第一第一导电型外延层和所述第二第一导电型外延层具有相等的杂质密度。
3．根据权利要求2所述的垂直型金属氧化物半导体晶体管，其特征在于，用于夹持其间的所述第二导电型半导体层的所述第一第一导电型外延层和所述第二第一导电型外延层在所述栅极附近具有相等的的厚度。
4．根据权利要求1所述的垂直型金属氧化物半导体晶体管，其特征在于，所述第二导电型半导体层是一个外延层。
5．根据权利要求1所述的垂直型金属氧化物半导体晶体管，其特征在于，所述第二导电型半导体层是一个杂质扩散层。
6．根据权利要求3所述的垂直型金属氧化物半导体晶体管，其特征在于，所述第二导电型半导体层是一个外延层。
7．根据权利要求3所述的垂直型金属氧化物半导体晶体管，其特征在于，所述第二导电型半导体层是一个杂质扩散层。
8．一种制造垂直型金属氧化物半导体晶体管的方法，它包括下列步骤依次在第一导电型半导体衬底上层叠一个密度低于所述第一导电型半导体衬底的第一第一导电型外延层、一个第二导电型半导体层和一个不同于所述第一第一导电型外延层的第二第一导电型外延层；在所述第二第一导电型外延层主表面的一个预定区域形成一个第一导电型高密度区；从所述主表面形成一个沟道使其通过所述第一导电型高密度区、第二第一导电型外延层和第二导电型半导体层，延伸到所述第一第一导电型外延层；在所述沟道的侧面部分和底面部分形成一个绝缘膜；在所述第一导电型高密度区以外和栅极以外的部分区域形成深度达所述第二导电型半导体层的一个第二导电型杂质扩散层。
9．根据权利要求8所述的制造垂直型金属氧化物半导体晶体管的方法，其特征在于，用于夹持其间的所述第二导电型半导体层的所述第一第一导电型外延层和所述第二第一导电型外延层具有相等的杂质密度。
10．根据权利要求9所述的制造垂直型金属氧化物半导体晶体管的方法，其特征在于，用于夹持其间的所述第二导电型半导体层的所述第一第一导电型外延层和所述第二第一导电型外延层在所述栅极附近具有相等的的厚度。
11．根据权利要求8所述的制造垂直型金属氧化物半导体晶体管的方法，其特征在于，所述第二导电型半导体层是一个外延层。
12．根据权利要求8所述的制造垂直型金属氧化物半导体晶体管的方法，其特征在于，所述第二导电型半导体层是一个杂质扩散层。
13．根据权利要求10所述的制造垂直型金属氧化物半导体晶体管的方法，其特征在于，所述第二导电型半导体层是一个外延层。
14．根据权利要求10所述的制造垂直型金属氧化物半导体晶体管的方法，其特征在于，所述第二导电型半导体层是一个杂质扩散层。
全文摘要
在一种垂直型MOS晶体管中,低密度区通过沟道区垂直地形成,用于达到电场弛豫的目的,并且构制成使其密度和厚度彼此相等。
文档编号H01L29/66GK1293455SQ0013177
公开日2001年5月2日 申请日期2000年10月18日 优先权日1999年10月18日
发明者长谷川尚, 小山内润 申请人:精工电子有限公司