专利名称：具有双栅极晶体管器件的恒流cmos输出驱动电路的制作方法
技术领域：
本发明涉及在半导体器件之间的数据传送，特别是涉及用于恒定电流应用的漏极电流控制CMOS输出驱动电路。
已知在高频数据传送应用中，为了避免导致输入/输出信号的失真和/或振铃的信号反射，这种数据传送通常是利用传输线和终端电阻来实现的。特别是，一终端电阻可被安置在该传输线的终端和始端的任一端。这种终端电阻的值是不固定的，但是，典型值可以是50、60、75或100欧姆。应了解的是这种(或这些)终端电阻可以如像在Stub Series Terminated(SSTL)EIA/JEDEC标准中所披露的那样可以连接到地、器件电源、或外部提供的参考电压上。
例如，
图1示出了一种称之为输出缓冲器的在芯片A上安置的一种片外驱动(OCD)电路。OCD的典型应用是将来自诸如一动态随机存取存储器(DRAM)器件之类的半导体存储器件的输出数据位驱动到另一器件(接收器)中。为了确保该数据传送系统正确的工作，这种OCD通常必须在接收该数据位的器件的一输入级输送一规定的电压摆动。为了保证这样一个规定的电压摆动，它对该OCD提供一可控制电流源(P沟道晶体管)和电流汇流(n沟道晶体管)是有利的。在这种情况中，该可控电流导致在该终端电阻RT上形成被用作为一输入电路(接收器/芯片B)的输入电压VIN的电压降。
曾试图研制输出电流控制驱动电路。例如1996年2月27日颁发的美国专利5,495,184(Des Rosiers等)，披露了一种高速低功率CMOS正偏移ECTI/O发送器。该发送器包括有一四个CMOS晶体管的图腾柱结构。其顶部二个CMOS晶体管是PMOS器件和底部二个晶体管是NMOS器件。该顶部和低部晶体管的功能是作为输出电流开关，交替地接通和关断从源极电源VSS或漏极电源VDD的任一电源流到电阻端负载Rt的电流。该中间二个器件连接到DC电源基准，它控制到使用一精确电流源的负载和来自使用一精确电流接收器(Sink)负载汇流的电流的精确量。用于该精确电流源和电流汇流的参考电压使用一被称之为梯形电阻的负反馈电路和由一带隙参考源所控制的一电流源。在Des Rosiers等的发送器的构成中，只考虑到ECL电平的芯片定位和参考电压和电流的控制，而没有考虑处理、电压和温度的变化，内部ECL参考电平信号VOL和VOH用来控制该输出电平。运算放大器驱动各个晶体管，使得在该电流源和汇流晶体管的漏极上的电压等于ECL参考输入VOH和VOL。这些控制电压产生一通过同样级的精确电流并且也被加到输出级。在该参考控制电路中的所有器件均被定标以减小DC功率损耗。但是，由Des Rosiers等的发送器所产生的DC电压参考没有考虑连接到该电阻终端负载Rt的外部参考电压，不利于控制到该负载和从一负载汇流的电流。其结果使得Des Rosiers等的输出驱动器的各种数据传送标准的应用范围受到苛刻的限制。
在本发明的一个方面中，具有一连接到电阻终端负载的输出端的输出驱动电路包含包括一源极晶体管和一漏极晶体管的一双栅极pFET器件，每一晶体管分别具有一栅极端、一源极端和一漏极端，该源极晶体管的源极与一电源V相连，该源极晶体管的漏极与该漏极晶体管的源极相连，漏极晶体管的漏极与该输出驱动电路的输出端相连；包括一源极晶体管和一漏极晶体管的一双栅极nFET器件，每一晶体管分别具有一栅极端、一源极端和一漏极端，该源极晶体管的源极端连接到一地电位，源极晶体管的漏极端与漏极晶体管的源极端相连，漏极晶体管的漏极连接到输出驱动电路的输出端；第一开关装置，与该双栅极pFET器件的源极晶体管的栅极端相连，用来接通和关断从该电源V流经该双栅极pFET器件的源极晶体管的电流；第二开关装置，与该双栅极nFET器件的源极晶体管的栅极端相连，用来接通和关断通过该双栅极nFET器件的源极晶体管流到地电位的电流；和偏压产生装置，具有连接到该双栅极pFET器件的漏极晶体管的栅极端的第一输出端并向该漏极晶体管提供第一偏置电压，该偏压是与该电阻终端负载相关的一参考电压的函数并且控制由该双栅极pFET器件的漏极晶体管提供给该电阻终端负载的电流量，该偏压产生电路还具有连接到双栅极nFET器件的漏极晶体管的栅极端的第二输出端并向该漏极晶体管提供第二偏置电压，该偏压是与该电阻终端负载相关的一参考电压的函数并且控制由该电阻终端负载提供给该双栅极nFET器件的漏极晶体管的电流量。
在本发明的另一方面中，具有一与一电阻终端负载相连的输出端的输出驱动电路包含包括有一源极晶体管和一漏极晶体管的一双栅极pFET器件，每一晶体管分别具有一栅极端、一源极端和一漏极端，该源极晶体管的源极端与一电源V相连，源极晶体管的漏极端与漏极晶体管的源极端相连，漏极晶体管的漏极端连接到该输出驱动电路的输出端；一包括有一源极晶体管和一漏极晶体管的双栅极nFET器件，每一晶体管分别具有一栅极端、一源极端和一漏极端，该源极晶体管的源极端连接到一地电位，该源极晶体管的漏极端连接到该漏极晶体管的源极端，该漏极晶体管的漏极端与输出驱动电路的输出端相连；第一开关装置，连接到双栅极pFET的漏极晶体管的栅极端，用来接通和关断来自双栅极pFET器件的源极晶体管的电流；第二开关装置，连接到双栅极nFET器件的漏极晶体管的栅极端，用来接通和关断流向双栅极nFET器件的源极晶体管的电流；和偏压产生装置，具有与双栅极pFET器件的源极晶体管的栅极端相连的第一输出端并向该源极晶体管提供第一偏置电压，该偏置电压是与该电阻终端负载相关的一参考电压的函数并且控制提供给和通过双栅极pFET的漏极晶体管提供给该电阻终端负载的电流量，该偏压产生装置还具有连接到双栅极nFET的源极晶体管的栅极端的第二输出端并且向该源极晶体管提供一第二偏置电压，该第二偏置电压是与该电阻终端负载相关的该参考电压的函数，并且控制由该电阻终端负载提供和通过双栅极nFET的漏极晶体管提供的电流量。
应当了解该偏置电压发生器最好包括电流镜电路结构和多级电路结构，用来产生用于控制由本发明的输出驱动电路提供(Sourced)和接收(Sunk)的电流量的偏置电压。这种偏压产生装置的最佳实施例以及输出驱动电路的最佳实施例将在这里详述。
本发明提供了一种用于恒流应用(最好在一半导体存储器件中用作一片外驱动器OCD)的被控制漏极电流的CMOS输出驱动电路，在其中使用了一外部电阻终端负载，即SSTL-2,SSTL-3,HSTL,ECT。在上拉通道(由双栅极pFET器件提供)和下拉通道(由双栅极nFET器件接收)中的漏极电流是分别由本发明的有利的考虑一外部终端参考电压的电路所产生的栅极偏置电压来控制的。
在结合附图对本发明的示例性实施例作了详细说明之后可对本发明的这些和其它的目的、特性和优点有更清楚的认识。
图1是一采用一外部终端电阻的常规高频应用数据传送系统；
图2是一本发明的输出驱动器电路的一实施例的示意图；图3A是本发明的一输出驱动电路的一偏压发生器的一实施例的示意图；图3B是图3A所示的该输出驱动器电路的另一实施例的示意图；图4A和4B示出了本发明的输出驱动器电路的输出电流曲线图；图5是本发明的输出驱动器电路的另一实施例的示意图；图6A是本发明的一输出驱动器电路的偏压发生器的另一实施例的示意图；图6B是图6A中所示的输出驱动器电路的另一实施例的示意图；和图7A和7B示出了本发明的输出驱动器电路的输出电流曲线图。
参见图2，图2示出了用来向一电阻终端负载提供恒定漏极电流控制的根据本发明的一输出驱动器电路的第一实施例。应当了解的是，本发明的该输出驱动器电路最好是用作在一半导体存储器件(即一DRAM器件中的一片外-驱动器(OCD)，但是，本发明并不限于此，这样一种独特的输出驱动电路可以用于由本技术领域的技术人员所期望的各种其它的数据传送应用中。在图2中该虚线所划分的术语“芯片”和“外部”指明该输出驱动电路是由作为用来驱动数据的该芯片或半导体器件的部分而构成的。虚线另一侧的元件是该芯片的外部和因此是本发明的输出驱动电路外部的元件。
详细地说，该输出驱动电路10包括构成该输出驱动电路的一上拉通道的一双栅极P沟道场效应晶体管(pFET)器件12。该双栅极pFET器件12本身包括一源极晶体管12A和一漏极晶体管12B，每一晶体管都具有一源极端S、一栅极端G、和一漏极端D。该晶体管12A的源极端连接到一自外部提供给该芯片的电源V(即，芯片电源)。该漏极晶体管12B的漏极连接到该输出驱动电路10的输出端。
该输出驱动电路10还包括有构成该输出驱动电路的一下拉通道的一双栅极n沟道场效应晶体管(nFET)器件14。该双栅极nFET器件14本身包括一漏极晶体管14A和一源极晶体管14B，每一晶体管具有一源极端S、一栅极端G、和一漏极端D。该源极晶体管14B的源极端与地电位相连。另外，该源极晶体管14B的漏极端连接到该漏极晶体管14A的源极端。该漏极晶体管14A的漏极端连接到该输出驱动电路10的输出端。
该pFET器件的源极晶体管12A的栅极端与一开关反相器16的输出端相连，同时该nFET器件的源极晶体管14B的栅极端连接到一开关反相器18的输出端。该开关器件16响应于P沟道输入信号IN-P而用来接通和关闭源极晶体管12A，从而接通和关闭从电源V流经双栅极pFET器件的源极晶体管12A的电流。类似地，开关器件18响应于n沟道输入信号IN-N，用来接通和关闭源极晶体管14B，从而接通和关闭经过该双栅极nFET器件的源极晶体管14B到该地电位的电流。
该pFET器件的漏极晶体管12B的栅极端连接到一偏压发生器20的第一输出端。偏压发生器20产生如下面将要详述的偏压vBIASP，并且将vBIASP提供给漏极晶体管12B的栅极端，以便控制由pFET器件的漏极晶体管12B所提供的电流量。类似地，该nFET的漏极晶体管14A的栅极端14A与该偏压发生器20的第二输出端相连接。偏压发生器20产生如下将要详述的偏压vBIASN，并且将vBISN提供给该漏极晶体管14A的栅极端，以便控制提供给nFET器件的漏极晶体管14A的电流量。
在该漏极晶体管12B和14A的漏极端的交点处所构成的该输出驱动电路10的输出端被连接到一终端电阻22的第一端点，同时该终端电阻22的第二端点被连接到一外部参考电源VTT。该输出驱动电路10的输出端还连接到接收来自该电路10的数据的该器件(未示出)的输入端。现在来说明给出这种在元件之间的最佳连接的输出驱动电路10的操作。
本发明的输出驱动电路提供了用于pFET上拉通道和nFET下拉通道的恒定电流，并同时容许内部(芯片)电源电压和外部参考电压在一定的许可的范围内变化。应了解的是，CMOS晶体管，例如晶体管12A、12B、14A和14B(和所有这里所披露的其它晶体管)的漏电流，由栅极控制到源极电压。因此，利用根据本发明产生的栅极电压(即，vBIASP和vBIASN)并且将这些电压分别加到漏极晶体管(或将要说明的在另一实施例中的源极晶体管)的栅极端，则每一通道(上拉和下拉)的漏极电流可被有利地控制，从而提供了一恒定电流。在这个特定的实施例中，源极晶体管被有效地启动和上拉及下拉通道被截止(反之，在将要说明的另一实施例中漏极晶体管提供这个功能)。
例如，图示的终端电阻22具有50欧姆的值。该终端电阻的该值是根据通过输出驱动电路被提供/接收的电流和该接收器的输入电压来选择的。因此，根据在图2中所示的例子，50欧姆的终端电阻将导致在该输出驱动电路的输出端处形成大约8mA的恒定电流，因而在到该接收器的输入端形成大约+/-400mV的电压降。在这个例子中，+/-400mV是该接收器所要求的输入电压。
因此，当信号IN-P是逻辑高(大约5V)和由此信号IN-N也是一逻辑高时，该开关反相器16输出一逻辑低(大约0V)，导通启动pFET上拉通道的源极晶体管12A，同时该开关反相器18输出一逻辑低，截止关闭pFET下拉通道的源极晶体管14B。随着上拉通道启动和下拉通道关闭，vBIASP应用于晶体管12B的栅极端导致了由该上拉通道所提供的所希望的漏极电流(即，大约8mA)。
相反，当信号IN-N是一逻辑低和由此信号IN-P也是一逻辑低时，开关反相器18输出一逻辑高导通启动nFET下拉通道的源极晶体管14B，同时开关反相器16输出一逻辑高截止关闭该pFET上拉通道的源极晶体管12A。随着下拉通道启动和上拉通道关闭，vBIASN应用于晶体管14A的栅极端导致了该下拉通道接收所希望的漏极电流(即，大约为8mA)。
现在参见图3A，图3A示出了用来产生偏压vBIASP和vBIASN的一偏压发生器20的第一实施例。应了解的是，该偏压发生器20最好是由将要说明的三级互连级所构成。该电压被加到偏压发生电路以便产生包括有由VINT指明的一外部电源；由CMN指明的一带隙参考电压；和外部终端电阻22(图2)的参考电压VTT的vBIASP和vBIASN。应当了解的是，CMN(带隙参考)是高精确的恒定参考电压，保证了流经该偏压发生电路的第一级的电流作为外部参考电压VTT的函数，后面将要说明。
因此，第一级由包括与漏极晶体管P1B串联连接的源极晶体管P1A的一双栅极pFET晶体管器件构成。该双栅极pFET器件P1A/P1B串联连接在电源V(即，与连接到晶体管12A(图2)的电源相同)和电阻R1之间。电阻R1与电阻R2串接。第一级还包括一包含与漏极晶体管N1A串联连接的源极晶体管N1B的双栅极nFET晶体管器件。该双栅极nFET器件N1A/N1B被串接在地和电阻R2之间。该第一级还包括具有连接到电阻R1和R2之间的一接点的一反相端和连接到VTT的一同相端的第一运算放大器IVTT。第一运算放大器IVTT的输出端连接到漏极晶体管P1B的栅极端。该源极晶体管P1A的栅极端与地相连。源极晶体管N1B和漏极晶体管N1A的栅极与CMN相连。
第二级包括的一双栅极pFET晶体管器件，类似于在第一级中的pFET器件P1A/P1B，是由源极晶体管P2A与漏极晶体管P2B串联连接构成的。该双栅极pFET器件P2A/P2B被串接在电源V和电阻R3之间。第二级还包括由源极晶体管N2B和漏极晶体管N2A串联连接所构成的一双栅极nFET晶体管器件。该双栅极nFET器件N2A/N2B串接在地和电阻R3之间。该第二级还包括一具有连接到电阻R3和nFET器件N2A/N2B之间的一接点的一反相端和连接到电阻R2和nFET器件N1A/N1B(第一级)之间的一接点的一同相端的一第二运算放大器IN。第二运算放大器IN的输出端与漏极晶体管N2A的栅极端相连。源极晶体管N2B的栅极端与内部电源VINT相连。应当了解的是，电压VINT最好低于或等于电压V。pFET源极晶体管P2A的栅极端连接到地，同时P2B的栅极端连接到第一运算放大器IVTT的输出端。如像将要说明的那样，第二运算放大器IN的输出端还向输出驱动电路的下拉通道提供偏压vBIASN。
包含与漏极晶体管P3B相串联连接的源极晶体管P3A的一双栅极pFET晶体管器件构成第三级。该双栅极pFET器件P3A/P3B被串接在电源V和电阻R4之间。该第三级还包括一双栅极nFET器件，类似于nFET器件N2A/N2B(第二级)，包含有与漏极晶体管N3A串联连接的源极晶体管N3B。该双栅极nFET器件N3A/N3B串接在地和电阻R4之间。第三级还包括具有连接在电阻R4和pFET器件P3A/P3B之间的一接点的反相端和连接到电阻R1和pFET器件P1A/P1B(第一级)之间的一接点的同相端的一第三运算放大器IP。第三运算放大器IP的输出端与漏极晶体管P3B的栅极端相连接。源极晶体管P3A的栅极端与地相连。nFET源极晶体管N3B的栅极端与VINT相连，同时N3A的栅极端连接到第二运算放大器IN的输出端。如同将要说明的那样，第三运算放大器IP的输出端还向输出驱动电路的上拉通道提供偏压vBIASP。在第三级中给出了这种在元件之间的较好的连接，现在将说明偏压发生器20的运作。
电压CMN到nFET器件N1A/N1B的规定容许一流经第一级的电流，即100μA。流经第一级的电流使得电阻R1和R2上产生电压降。应了解的是，电阻R1和R2的值是相应于该外部终端电阻22(图2)而选择的。也就是，参考上面的例子该终端电阻22最好为50欧姆并且由该输出驱动电路提供或接收的电流大约为8mA，和假定流经第一级的电流大约为100μA，则R1和R2的值最好是选择为4K欧姆。因此，假定在跨越50欧姆终端电阻所需的电压降大约为400mV(为了满足该接收器所需的输入电压)，在跨越每一电阻R1和R2分别需要相应大约400mV的电压降。跨越R1的电压降由PREF指明，而跨越R2的电压降由NREF指明。
电压VTT，终端电阻22的外部参考电压，与在R1和R2之间的电压(即，CVTT)一道被提供给运算放大器IVTT，以便在它被提供给漏极晶体管P1B和P2B的栅极端之前调整VTT。也就是，在该外部参考电压VTT中的任何变化都由运算放大器IVTT所补偿，这样IVTT输出一被调整的VTT电压，即VTTReg。电压VTTReg被提供给漏极晶体管P1B(第一级)和P2B(第二级)两者的栅极端，以便容许电流流经偏压发生电路的各级。应当了解的是，双栅极pFET器件P1A/P1B和双栅极pFET器件P2A/P2B构成一电流镜电路，从而流经P1A/P1B器件还流经P2A/P2B器件的电流相同，即，100μA。
应当了解的是，每一晶体管具有与此相关的沟道宽度和沟道长度(表示为宽度/长度比)。其测量单位未示出，但最好是μm。晶体管的这种特性决定了该晶体管的容量。因此，为了使P2A/P2B器件反映P1A/P1B器件，它们的宽度/长度比被选择基本相等，即40/1。
另外，电压NRef(即，VTT-400mV)与在R3和双栅极nFET器件N2A/N2B之间的接点处的电压(即，TN)一起被提供给运算放大器IN。响应于这种输入，运算放大器IN产生n沟道偏压vBIASN，被提供给输出驱动电路的漏极晶体管14A(图2)。另外，运算放大器IN的输出被提供给漏极晶体管N2A和N3A的栅极端。双栅极nFET器件N2A/N2B和双栅极nFET器件N3A/N3B构成一电流镜电路，这样流经N2A/N2B器件与流经N3A/N3B器件的电流相同，即100μA。因此，为了N3A/N3B器件借鉴N2A/N2B器件，它们的宽度/长度比被选择为基本相等，即2/0.4。
但是，重要的是，该N2A/N2B器(因此，N3A/N3B器件)的沟道宽度/长度比是相应于该输出驱动电路的双栅极nFET器件14的沟道宽度/长度而选择的。也就是说，在这些晶体管之中每一晶体管(源极和漏极晶体管)的沟道长度被选择为基本相等，即0.4。但是，晶体管N2A、N3A、N2B、N3B的沟道宽度是正比于晶体管14A和14B的沟道宽度而选择的，该比值等效于在流经该器件的各个电流之间所希望的比值。因此，假定由nFET器件14所接收的电流大约为8mA和每一晶体管14A和14B的沟道宽度选择为160，并假定流经N2A/N2B器件(因此，N3A/N3B器件)的电流大约为100μA，则N2A/N2B和N3A/N3B器件的晶体管的沟道宽度被选择为2(即，160/2=80和80×100A=8mA)。
另外，与在R4和双栅极pFET器件P3A/P3B之间的接点处的电压(即，TP)一起电压PRef(即，VTT+400mV)被提供给运算放大器IP。响应于这个输入，运算放大器IP产生P沟道偏压vBIASP，它被提供给该输出驱动电路的漏极晶体管12B(图2)。另外，运算放大器IP的输出被提供给漏极晶体管P3B的栅极端。
类似于相应的该双栅极nFET器件14的N2A/N2B和N3A/N3B的沟道宽度/长度比，P3A/P3B器件的沟道宽度/长度比相应于该输出驱动电路的该双栅极pFET器件12的沟道宽度/长度比。因此，在该晶体管之中将每一晶体管(源极和漏极晶体管)的沟道长度被选择为基本相等，即，0.5，而晶体管P3A和P3B的沟道宽度被选择得正比于晶体管12A和12B的沟道宽度，该比值等效于在流经该器件的各电流之间所希望的比值。因此，假定由pFET器件12所提供的电流大约为8mA和每一晶体管12A和12B的沟道宽度选择大约为400，并且假定流经P3A/P3B器件的电流大约为100μA，则P3A/P3B器件的晶体管的沟道宽度被选择为5(即，400/5等于80和80×100μA=8mA)。
应了解的是，在该偏压发生电路的第二和第三级中分别提供有电阻R3和R4，以便在每一级中在n沟道和p沟道晶体管的源极和漏极处提供一电压降，它等于在第一级中由串联组合的电阻R1和R2所提供的电压降。因此，假定R1和R2的每一个均为4K欧姆(因而串联组合为8K欧姆)，则R3和R4每一个最好选择为8K欧姆。另外，重要的是，在上文的图2中所讨论的信号IN-P和IN-N是由VINT所提供的。如果VINT小于V，则为了确保12A的栅极为一高(V)而要求一电平移相器输入给晶体管12A的栅极来替代反相器16。如果V等于VINT，则反相器16的电源可连接到V或VINT。但是，如上所述，如果V高于VINT，则反相器必须连接到V(或利用一电平移相器)，否则晶体管12A将不会正常地截止。反相器18可以连接到V或VINT。还应注意，偏压vBIASN不是一理想的恒定电压。也就是，vBIASN随外部参考电压VTT变化并且还随处理公差和温度而变化。该偏压vBIASP除了作为这些因素的一函数而变化之外，还随着在其上构成该输出驱动电路的芯片的电源电压V而变化。
参见图3B，图3B示出了该偏压发生器20的另一个实施例。应了解的是，偏压发生器20′基本上类似于图3A的偏压发生器20。不同之处仅在于双栅极晶体管器件P1A/P1B、P2A/P2B和N1A/N1B分别由单个晶体管器件P1、P2和N1所替代。最好是使用双栅极晶体管P1A/P1B、P2A/P2B和N1A/N1B，特别是当电源V高于内部电源VINT时这种内部电路可以共享/分布在这些晶体管之间的电压。另外，该偏压发生器20′的工作与在上文图3A中所说明的偏压发生器20是同样的。
应了解的是，上述例子的操作中，大约8mA是根据大约50欧姆的终端电阻22由本发明的输出驱动器提供和接收的。但是，如果该终端电阻大约为25欧姆和该输出驱动电路提供和接收大约16mA时，则晶体管12A和12B及晶体管14A和14M的沟道宽度将会不同。因此，为了保持在前面所述的偏压发生电路中所讨论的晶体管的比值，晶体管12A和12B的沟道宽度将为800，和晶体管14A和14B的沟道宽度将为320。
图4A示出了对于50欧姆终端(8mA)的本发明的输出驱动电路10的上拉通道(曲线标号A)和下拉通道(曲线标号B)的输出电流和图4B示出了对于25欧姆终端(16mA)的上拉通道和下拉通道的输出电流的例子。图4A所示例子中的大约8mA电流是由本发明的输出驱动电路所希望择一地提供和接收的。图4B中示出了一用于16mA实施例的相似的例子。
现在参见图5，图5示出了根据本发明用来向一电阻终端负载提供恒定漏极电流控制的一输出驱动电路的第二实施例。本发明的这种输出驱动电路最好在一半导体存储器件，即一DRMA器件中作为一片外驱动器(OCD)。该输出驱动电路110基本上类似于输出驱动电路10(图2)，除了其标号递增100之外，在图5中的所有相关元件标号与图2中的相同元件的标号是相同的。
输出驱动电路110和输出驱动电路10之间的主要不同之处是由双栅极pFET和nFET器件的各个漏极和源极晶体管所执行的功能被交换。也就是，代之以该源极晶体管112A(pFET器件112的)和114B(nFET器件114的)被分别连接到开关反相器以启动和截止该上拉和下拉通道，和漏极晶体管112B(pFET器件112的)和114A(nFET器件114的)被连接到一偏压发生器，在电路110中的源极晶体管112A和114B被连接到一偏压发生器120，并且漏极晶体管112B和114A被分别连接到开关反相器116和118。因此，在电路110中的该漏极晶体管执行通道启动/截止功能和该源极晶体管执行恒定的电流控制功能。应了解的是，这样一种替换的结构，在提供与电路10相同结果的功能的同时，还用来改进在该输出驱动电路的高阻抗状况下该输出驱动电路的输入电容。换句话说，在高阻抗状况(当上拉和下拉输出晶体管均为截止时)下，在输出节点处该输出驱动电路具有一定的电容量。该电容量取决于该扩散区(晶体管12和14的接点)并且该区域朝向输出晶体管的栅极。在图2的构成中，开关晶体管是在该双栅极晶体管的源极侧并且漏极晶体管(连接到vBIASP和vBIASN)被导通。在输出节点(标为“到接收器”)处的接合和栅极区域是相对地为高并且在其处相关的电容也高。但是，在图5的构成中，由于在高阻抗状态下双栅极晶体管器件的二个漏极晶体管被截止并且在输出节点处的接合区域受限于两个晶体管的漏极，所以该栅极区域非常小。其结果，在电路110的输出节处的电容要小于电路10的输出处的电容。尽管假定用于终端电阻122是相同的50欧姆终端阻抗，和假定接收器(未示出)的输入电压大约是+/-400mV，但上拉通道(pFET器件112)最好提供大约8mA和下拉通道(nFET器件114)最好接收8mA。
图6A示出了该偏压发生器120的最佳构成的详细示意图。应了解的是，偏压发生器120基本类似于偏压发生器20(图3A)，除此之外，与电路10的器件12和14相比还类似于被交换的器件112和114的漏极和源极晶体管的各个功能，在偏压发生器120中的pFET和nFET器件之中每一源极和漏极晶体管功能被交换。事实上，在偏压发生器120中使用的标号和电压名称和在偏压发生器20中所使用的是相同的。因此在偏压发生器120中第一运算放大器IVTT的输出端被连接到P1A和P2A的各自的栅极端，同时P2B和P1B的各自的栅极端被接地。另外，在偏压发生器120中，第二运算放大器IN的输出端被连接到N2B和N3B的各自的栅极端，同时N2A和N3A各自的栅极端被接到IVNT。另外，第三运算放大器IP的输出端被连接到P3A的栅极端，同时P3B的栅极端接地。另外，用与根据偏压发生器20所述的相同方式来精确地产生vBIASP和vBIASN。
参见图6B，类似于在偏压发生电路20(图3A)和偏压发生电路20′(图3B)之间的类似关系，由上述对电路20和20′所说明的相同原因，除了由单个晶体管P1、P2和N1分别替换双栅极晶体管器件P1A/P1B、P2A/P2B和N1A/N1B之外，替换的偏压发生器120′基本上类似于偏压发生器120。因此，电路120′的输出与电路120的输出同样精确。
类似于图4A和4B，图7A和7B示出了本发明的输出驱动电路110的上拉通道(曲线标号A)和下拉通道(曲线标号B)的输出电流的例子的图示。在图7A的电流曲线中所示的例子给出了由本发明的输出驱动电路交替地提供和接收的所希望的大约8mA电流(50欧姆终端)而图7B的电流曲线示出了16mA(25欧姆终端)的例子。
虽然参照附图对本发明的实施例进行了说明，但应了解的是本发明并不限于这些实施例的，本技术领域的普通技术人员在不违背本发明的范围或精神的前提下可作出各种其它的改变和修改。
权利要求
1．一种输出驱动电路，具有连接到一电阻终端负载的输出终端，该电路包括一双栅极pFET器件，包括有一源极晶体管和一漏极晶体管，每一晶体管分别具有一栅极、一源极和一漏极，该源极晶体管的源极端连接到一电源V，该源极晶体管的漏极端连接到该漏极晶体管的源极端，该漏极晶体管的漏极连接到输出驱动电路的输出端；一双栅极nFET器件，包括有一源极晶体管和一漏极晶体管，每一晶体管分别包括有一栅极端、一源极端和一漏极端，该源极晶体管的源极与地电位相连，源极晶体管的漏极端连接到漏极晶体管的源极端，漏极晶体管的漏极端与输出驱动电路的输出端相连；第一开关，连接到该双栅极pFET器件的源极晶体管的栅极端，用来导通和关断通过双栅极pFET器件的源极晶体管来自电源V的电流；第二开关，连接到该双栅极nFET器件的源极晶体管的栅极端，用来导通和关断通过双栅极nFET器件的源极晶体管流到地电位的电流；和偏压发生器，具有连接到双栅极pFET器件的漏极晶体管的栅极端的第一输出端并且向该漏极电阻提供第一偏压，该偏压是相关电阻终端负载的一参考电压的函数并且控制到该电阻终端负载的由双栅极pFET器件的漏极晶体管所提供的电流量，该偏压发生器还包括连接到双栅极nFET器件的漏极晶体管的栅极端的第二输出端并且向该漏极晶体管提供第二偏压，该偏压是相关电阻终端负载的参考电压的一函数并且控制到该双栅极nFET器件的漏极晶体管的由电阻终端负载所提供的电流量。
2．如权利要求1的输出驱动电路，其中第一开关包括一开关反相器。
3．如权利要求1的输出驱动电路，其中第二开关包括一开关反相器。
4．如权利要求1的输出驱动电路，其中该源极和漏极晶体管是CMOS晶体管。
5．如权利要求1的输出驱动电路，其中该偏压发生器进一步包括有第一级，该第一级包括一nFET器件，响应于第一电源并且容许电流流经该第一级；一运算放大器，响应于与该电阻终端负载相关的参考电压和该电流流经第一级并且调整相关参考电压的变化；一pFET器件，响应于被调整的参考电压并且容许电流流经第一级；一第一电阻，响应于流经第一级的电流并且在其上提供第一电压降；和一第二电阻，响应于流经第一级的电流并且在其上提供第二电压降。
6．如权利要求5的输出驱动电路，其中该pFET器件进一步包括有与漏极晶体管串接的一源极晶体管，每一晶体管具有一栅极端，该源极晶体管的栅极端接地并且漏极晶体管的栅极端与所调整的参考电压相连。
7．如权利要求5的输出驱动电路，其中该nFET器件进一步包括一与一漏极晶体管串联连接的源极晶体管，每一晶体管具有一栅极端，该源极和漏极晶体管的栅极端与第一电源相连接。
8．如权利要求5的输出驱动电路，其中该第一电源是一带隙参考电源。
9．如权利要求5的输出驱动电路，其中该偏压发生器进一步包括有一第二级，该第二级包括一pFET器件，响应于该被调整的参考电压并且允许一基本上与流经第一级的电流相等的一电流流经第二级；一运算放大器，响应于在第一级的第二电阻上的电压降和流经第二级的电流；一nFET器件，响应于该运算放大器和一内部电源并且容许电流流经第二级；和一电阻，响应于流经第二级的电流并且提供一基本上等于在第一级的第一和第二电阻上的电压降之和的电压降；其中第二运算放大器产生第一偏压。
10．如权利要求9的输出驱动电路，其中该pFET器件进一步包括一与一漏极晶体管串接的源极晶体管，每一晶体管具有一栅极端，该源极晶体管的栅极端被接地并且该漏极晶体管的栅极端与被调整的参考电压相连。
11．如权利要求9的输出驱动电路，其中该nFET器件进一步包括有与一漏极晶体管串接的源极晶体管，每一晶体管具有一栅极端，该源极晶体管的栅极端与该内部电源相连并且该漏极晶体管的栅极端连接到第二偏压。
12．如权利要求9的输出驱动电路，其中该偏压发生器进一步包括有第三级，该第三级包括一nFET器件，响应于第二级运算放大器和该内部电源并且容许电流流经第三级；一运算放大器，响应于在第一级的第一电阻上的第一电压降和流经第三级的电流；一pFET器件，响应于该第三级运算放大器并且容许电流经第三级；和一电阻，响应于流经第三级的电流并且提供一基本上等于在第一级的第一和第二电阻上的电压降之和的一电压降；其中该第三运算放大器产生第二偏压。
13．如权利要求12的输出驱动电路，其中该pFET器件进一步包括一与漏极晶体管相串接的源极晶体管，每一晶体管具有一栅极端，该源极晶体管的栅极端被接地并且该漏极晶体管的栅极端与第一偏压相连。
14．如权利要求12的输出驱动电路，其中该nFET器件进一步包括与一漏极晶体管串接的源极晶体管，每一晶体管包括一栅极端，该源极晶体管的栅极端连接到该内部电源并且该漏极晶体管的栅极端与第二偏压相连接。
15．一种输出驱动电路，具有一与电阻终端负载相连的一输出端，该电路包括一双栅极pFET器件，包括有一源极晶体管和一漏极晶体管，每一晶体管分别具有一栅极端、一源极端和一漏极端，该源极晶体管的源极端连接到一电源V，该源极晶体管的漏极与该漏极晶体管的源极相连，该漏极晶体管的漏极端连接到输出驱动电路的输出端；一双栅极nFET器件，包括有一源极晶体管和一漏极晶体管，每一晶体管分别具有一栅极端、一源极端和一漏极端，该源极晶体管的源极端连接到地电位，该源极晶体管的漏极端与漏极晶体管的源极端相连，该漏极晶体管的漏极端连接到输出驱动电路的输出端；第一开关，连接到该双栅极pFET器件的漏极晶体管的栅极端，用来导通和关断从该双栅极pFET器件的源极晶体管流出的电流；第二开关，连接到双栅极nFET器件的漏极晶体管的栅极端，用来导通和关断流到该双栅极nFET器件的源极晶体管的电流；和偏压发生器，具有一连接到该双栅极pFET器件的源极晶体管的栅极端的第一输出端并且向该源极晶体管提供一第一偏压，该偏压是相关电阻终端负载的一参考电压的函数并且控制提供给并通过双栅极pFET器件的漏极晶体管到该电阻终端负载的电流量，该偏压发生器还具有一连接到该双栅极nFET器件的源极晶体管的栅极端的一第二输出端并向该源极晶体管提供一第二偏压，该偏压是相关的电阻终端负载的参考电压的一函数并且控制由该电阻终端负载所提供的并通过该双栅极nFET器件的漏极晶体管的电流量。
16．如权利要求15的输出驱动电路，其中第一开关包括一开关反相器。
17．如权利要求15的输出驱动电路，其中第二开关包括一开关反相器。
18．如权利要求15的输出驱动电路，其中该源极和漏极晶体管是CMOS晶体管。
19．如权利要求15的输出驱动电路，其中该偏压发生装置进一步包括一第一级，该第一级包括一nFET器件，响应于一第一电源并容许一电流通过第一级；一运算放大器，响应于相关的电阻终端负载的参考电压和流经第一级的电流并且调整相关的参考电压的变化；一pFET器件，响应于该被调整的参考电压并且容许一电流流经第一级；一第一电阻，响应于流经第一级的电流并在其上提供一第一电压降；和一第二电阻，响应于流经第一级的电流并在其上提供一第二电压降。
20．如权利要求19的输出驱动电路，其中该pFET器件进一步包括一与一漏极晶体管相串接的源极晶体管，每一晶体管具有一栅极端，该漏极晶体管的栅极端被接地并且该源极晶体管的栅极端与被调整的参考电压相连。
21．如权利要求19的输出驱动电路，其中该nFET器件进一步包括一与一漏极晶体管串接的一源极晶体管，每一晶体管具有一栅极端，该源极和漏极晶体管的栅极端与第一电源相连。
22．如权利要求19的输出驱动电路，其中该第一电源是一带隙参考电源。
23．如权利要求19的输出驱动电路，其中该偏压发生装置进一步包括一第二级，该第二级包括一pFET器件，响应于被调整的参考电压并且容许基本上与流过第一级的电流相等的一电流流过第二级；一运算放大器，响应于在第一级的第二电阻上的电压降和流径第二级的电流，一nFET器件，响应于该运算放大器和一内部电源并且容许电流流经第二级；和一电阻，响应于流经第二级的电流并提供基本上等于第一级的第一和第二电阻上的电压降之和的一电压降；其中该第二运算放大器产生第一偏压。
24．如权利要求23的输出驱动电路，其中该pFET器件进一步包括一与一漏极晶体管相串连的源极晶体管，每一晶体管具有一栅极端，该漏极晶体管的栅极端接地并且该源极晶体管的栅极端与该被调整的参考电压相连接。
25．如权利要求23的输出驱动电路，其中该nFET器件进一步包括一与一漏极晶体管串接的源极晶体管，每一晶体管具有一栅极端，该漏极晶体管的栅极端与内部电源相连接并且该源极晶体管的栅极端连接到第二偏压。
26．如权利要求23的输出驱动电路，其中该偏压发生装置进一步包括一第三级，该第三级包括一nFET器件，响应于第二级运算放大器和该内部电源并且容许电流流经该三级；一运算放大器，响应于第一级的第一电阻上的第一电压降和流经该第三级的电流；一pFET器件，响应于第三级运算放大器并且容许电流流经该第三级；和一电阻，响应于流经第三级的电流和提供一基本上等于在第一级的第一和第二电阻上的电压降之和的一电压降；其中第三运算放大器产生第二偏压。
27．如权利要求26的输出驱动电路，其中该pFET器件进一步包括与一漏极晶体管串接的源极晶体管，每一晶体管具有一栅极端，该漏极晶体管的栅极端被接地并且该源极晶体管的栅极端连接到第一偏压。
28．如权利要求26的输出驱动电路，其中该nFET器件进一步包括与一漏极晶体管串接的一源极晶体管，每一晶体管具有一栅极端，该漏极晶体管的栅极端连接到内部电源并且该源极晶体管的栅极端连接到第二偏压。
全文摘要
一种输出驱动电路包含:有源极和漏极晶体管的双栅极pFET器件,源极晶体管源极与电源连,其漏极与漏极晶体管源极连,漏极晶体管漏极与输出驱动电路输出端连;双栅极nFET器件有源极和漏极晶体管,源极晶体管源极与地电位连,其漏极与漏极晶体管源极连,漏极晶体管漏极与输出驱动电路输出端连;第一开关装置,连到pFET器件源极晶体管栅极;第二开关装置,连到nFET器件源极晶体管栅极;偏压发生装置,连到pFET器件漏极晶体管的栅极,还有连到nFET器件漏极晶体管栅极端的第二输出端。
文档编号H03K19/0185GK1221256SQ98119669
公开日1999年6月30日 申请日期1998年9月21日 优先权日1997年9月29日
发明者哈特马德·特利茨基 申请人:西门子公司