专利名称：集成电路的静电保护电路的制作方法
技术领域：
本发明涉及一种集成电路的静电保护电路，特别是关于一种在焊垫(pad)受到静电袭击时，具有较高静电放电能力的静电保护电路。
随着超大规模集成VLSI电路的体积不断缩小，VLSI电路的制造商为了符合电路积体的压缩原则及增加产品性能，亦不断地生产出具有更薄的栅极氧化层的半导体装置。因此，使得半导体装置中的栅极氧化层厚度不断地缩小。目前在深度半微米(half micrometer)技术中，栅极氧化层厚度可以做到约60。在此条件下，如果在栅极氧化层加上一7MV/cm大小的电场，因FN穿道(Tunneling)而产生电流便会出现。所以，此种半导体装置无法耐受长时间在栅极氧化层上持续出现高于7MV/cm大小电场。因此，为了不使此种半导体装置栅极氧化层产生损坏的问题，在栅极氧化层上所加偏压最大不能超过4.2V(60×7MV/cm)。如果再把制造过程中会产生暇疵考虑在内，所能使用的最大偏压值还要再减小。
使用薄栅极氧化层还会引起其它的问题，尤其是对I/O单元及静电保护电路。对某些核心电路，如微处理器，其体积不断地在减小，且其速度也比外围装置来得快。微处理过程中所需供应电压也愈来愈小。而I/O单元所使用供应电压值都较微处理器所使用的供应电压值大。因此，在一半导体装置中的栅极氧化层厚度都相同的情况下，却在某些电路中必需操作在高于供应电压电压值下，会造成栅极氧化层在可靠度上的问题。
因此，为了避免上述问题发生，陆续不断有新的静电保护电路出现。如美国专利5532178号中提出静电保护电路，其使用了一未掺杂多晶硅栅极做为静电放电晶体管，而使其能够耐受比供应电压还高电压值，但在工艺上却需要额外光罩，且因未掺杂多晶硅栅极不易控制，导致Vt值不稳定。另外在美国专利5696397号中亦提出了一种使用寄生金氧半晶体管(parasitic MOS transistor)静电保护电路，但却无法有全振幅(full swing)。再者，在美国专利5495185中提出了一种使用depletion MOS静电保护电路，但在工艺上也需要额外光罩及步骤才可完成。
此外，如
图1所示一公知技术中的静电保护电路10的电路图。其中包括一焊垫(pad)11及两晶体管13、15。此静电保护电路是连接至一内部电路17以防止其遭受静电损害。晶体管13的漏极连接至焊垫11且其栅极连接至电压端Vdd。晶体管15的漏极连接至晶体管13的源极，且其栅极与源极相连而同时连接至电压端Vss。
但上述静电保护电路具有以下之缺点。当静电袭击且电压端Vdd处于浮接状态时，晶体管13处于关闭状态，晶体管13的源极至晶体管15的漏极间的长距离，会造成侧边npn的β增益更差，而降低了静电放电的能力。另外，在相同的情形下，即当静电袭击且电压端Vdd处于浮接状态时，晶体管15的漏极亦处于浮接状态，造成在晶体管15的漏极至源极间不会有净电流流过，使得晶体管15并不会发生热电子加速崩溃(hot electron accelerate avalanche breakdown)现象，导致其具有一高崩溃电压，降低其静电放电能力。
为了克服现有技术的不足，本发明提供的目的在于提供一种静电保护电路，它是上述电路的改进，在静电袭击时能够在晶体管13的栅极上保持一偏压，使晶体管13导通，而消除上述原因所造成静电放电能力降低的现象。
本发明提供一种集成电路静电保护电路，用以防止一内部电路受到静电袭击。其中，内部电路经过一焊垫接收或输出信号，此静电保护电路包括一第一、第二晶体管及一分压电路。第一晶体管的漏极连接至焊垫。第二晶体管的漏极连接至第一晶体管的源极，而源极则与栅极相连并同时连接至一供应电压端。分压电路连接于焊垫与供应电压端之间，并且与第一晶体管的栅极连接而在焊垫受静电袭击时，提供一偏压至第一晶体管的栅极，使第一晶体管导通。
本发明亦提供一种集成电路静电保护电路，用以防止一内部电路受到静电袭击。其中，内部电路经过一焊垫接收或输出信号，此静电保护电路包括一第一、第二晶体管及一分压电路。第一晶体管的漏极连接至焊垫。第二晶体管的漏极连接至第一晶体管源极，而源极则与的栅极相连并同时连接至一供应电压端。分压电路连接于焊垫与供应电压端之间，包括一上负载及与上负载串连下负载。分压电路经由上负载与焊垫连接而经由下负载与供应电压端连接，且第一晶体管达到栅极是连接至上负载与下负载之连接处，在焊垫受静电袭击时，分压电路提供一偏压至第一晶体管的栅极，使第一晶体管导通。
其中，上负载与下负载可以由串连二极管所组成，亦可由电阻所组成。此外，上负载与下负载亦可同时由电容所组成，或是其中之一由一电流源所组成。
藉由上述之特征，使得在本发明中静电保护电路在受静电袭击时，能藉由分压电路而在第一晶体管栅极保持一偏压使其导通，而消除了在公知技术的静电保护电路中所产生的问题。
为让本发明之上述目的、特征及优点能更明显易懂，下文特举较佳实施例，并结合附图，作详细说明如下图1知技术中集成电路静电保护电路；图2本发明第一实施例中集成电路静电保护电路；图3本发明第二实施例中集成电路静电保护电路；图4本发明第三实施例中集成电路静电保护电路；图5本发明第四实施例中集成电路静电保护电路；图6本发明第五实施例中集成电路静电保护电路。
图号说明11~焊垫；13、15、61~晶体管；17~内部电路；23~上负载；25~下负载；31~二极管；41、43~被动阻抗；51~电流源。
实施例一如图2所示，本发明第一实施例中集成电路静电保护电路20，其中与图1的公知技术集成电路静电保护电路10相同的组件是使用相同的数字来表示。静电保护电路20包括晶体管13、15及一分压电路21。静电保护电路20连接至一焊垫11，亦与一内部电路17连接。分压电路21又包括一上负载23及一下负载25。其连接方式与图1中公知技术集成电路静电保护电路10最大不同，在于多了一个连接于焊垫与供应电压端Vss之间的分压电路21，以及晶体管13的栅极并非连接于电压端Vdd，而是连接于上负载23及下负载25相连处，而接受分压电路21所提供之分压Vg。
其操作为当焊垫11接受一静电袭击时，由于分压电路21与焊垫11连接，而使分压电路21接受到一静电所产生的电压，进而经由上负载23及下负载25产生一分压Vg。又晶体管13的极是连接至上负载23与下负载25之相连处，所以此时晶体管13的栅极会接受分压Vg并导通，而经由晶体管13及15将静电电荷导出，防止静电经由焊垫11流入内部电路17而导致内部电路17损坏。
此外，由于在静电袭击时晶体管13导通，使原本在公知的静电保护电路10中会产生侧边npn的β增益变差以及高崩溃电压问题不会发生，而增加了此静电保护电路的静电放电能力，也提供了更佳的静电防护力。
实施例二图3显示了本发明第二实施例中集成电路静电保护电路30。其中与图1的公知的集成电路静电保护电路10相同的组件是使用相同数字来表示。静电保护电路30与图2中之静电保护电路20之连接与操作均类似，但主要以一串连二极管31实现图2中静电保护电路20上负载23及下负载25。其中，在上负载中，串连二极管31导通电压的总合大于内部电路17在正常操作下焊垫11上操作电压，亦大于晶体管13的导通电压。当静电袭击时，由于在上负载中所有二极管31处于导通状态，所以在晶体管13的栅极会有一静电电压减去所有二极管31的总导通电压的偏压Vg，使晶体管13导通。
然而，虽然图3中以四个二极管31来实现上负载，但仅作为举例之用，并不限于仅使用四个二极管。其主要目的是在于使上负载中串连的二极管31的导通电压的总合大于内部电路17在正常操作下焊垫11上之操作电压，而不限于使用二极管之数目。
实施例三图4显示了本发明第三实施例中集成电路静电保护电路40。其中与图1的公知技术的集成电路静电保护电路10相同的组件是使用相同的数字来表示。静电保护电路40与图2中静电保护电路20的连接与操作均类似，但，是主要以被动阻抗41、43来实现图2中上负载23及25。被动阻抗41、43可以包括电阻或电容。
实施例四图5显示了本发明第四实施例中集成电路静电保护电路50。其中与图1的公知技术集成电路静电保护电路10相同的组件是使用相同的数字来表示。静电保护电路50与图2中的静电保护电路20的连接与操作均类似，但，是主要以多个串连之二极管31及一电流源51分别实现图2中的上负载23及下负载25。在静电袭击时，电流源51会提供一定电流使上负载中串连之二极管31产生一导通电压，进而在晶体管13的栅极上产生一静电电压减去那些串连二极管31的总导通电压的偏压Vg，使晶体管13导通。
同样地，虽然图5中以四个二极管31来实现上负载，但仅作为举例之用，并不限于仅使用四个二极管。其主要目的是在于使上负载中串连的二极管31的导通电压的总合大于内部电路17在正常操作下焊垫11上的操作电压，而不限于使用二极管数目。
实施例五图6显示了本发明第五实施例中集成电路静电保护电路60。其中与图1的公知技术集成电路静电保护电路10相同的组件是使用相同的数字来表示。静电保护电路60与图5中的静电保护电路50的连接与操作均类似，它主要以一处于半导通(subthreshold)状态的晶体管61来实现一电流源。在静电袭击时，在晶体管61上会产生一偏压Bias使晶体管61处于半导通状态，而使晶体管61类似一电流源，提供一定电流使上负载中串连的二极管31产生一导通电压，进而在晶体管13的栅极上产生一静电电压减去该些串连的二极管31的总导通电压的偏压Vg，使晶体管13导通。
同样地，虽然图6中以四个二极管31来实现上负载，但仅作为举例之用，并不限于仅使用四个二极管。其主要目的是在于使上负载中串连的二极管31的导通电压的总合大于内部电路17，在正常操作下，焊垫11上的操作电压，而不限于使用二极管的数目。
本发明虽已以较佳实施例披露如上，但其并非用以限制本发明。任何熟知本领域技术者，在不脱离本发明精神和范围内，当可做些许之更动与润饰。因此，本发明的保护范围当视权利要求并结合说明书与附图所界定者为准
权利要求
1.一种集成电路之静电保护电路，用以防止一内部电路受到静电袭击，且该内部电路经过一焊垫(pad)接收或输出信号，该静电保护电路包括一第一晶体管，其漏极连接至该焊垫；一第二晶体管，漏极连接至该第一晶体管的源极，且源极与栅极相连并同时连接至一供应电压端；一分压电路，连接于该焊垫与该供应电压端之间，并且与该第一晶体管的栅极连接而在该焊垫受静电袭击时，提供一偏压至该第一晶体管的栅极，使该第一晶体管导通。
2.一种集成电路静电保护电路，用以防止一内部电路受到静电袭击，且该内部电路经过一焊垫(pad)接收或输出信号，该静电保护电路包括一第一晶体管，其漏极连接至该焊垫；一第二晶体管，漏极连接至该第一晶体管源极，且源极与栅极相连并同时连接至一供应电压端；一分压电路，连接于该焊垫与该供应电压端之间，包括一上负载及与该上负载串连之下负载，该分压电路经由该上负载与该焊垫连接而经由该下负载与该供应电压端连接，且该第一晶体管栅极是连接至该上负载与下负载连接处，在该焊垫受静电袭击时，该分压电路提供一偏压至该第一晶体管的栅极，使该第一晶体管导通。
3.如权利要求2所述的电路，其中该上负载是由多个串连二极管所构成。
4.如权利要求2所述的电路，其中该下负载是由多个串连二极管所构成。
5.如权利要求2所述电路，其中该上负载是由电阻所构成。
6.如权利要求2所述的电路，其中该下负载是由电阻所构成。
7.如权利要求2所述的电路，其中该下负载由一电流源所构成。
8.如权利要求2所述的电路，其中该电流源是一处于半导通(subthreshold)状态的晶体管。
9.如权利要求2所述的电路，其中该上负载及下负载均由电容所构成。
全文摘要
本发明提供一种集成电路的静电保护电路,用以防止内部电路受到静电袭击。其内部电路经过一焊垫接收或输出信号,此电路包括第一、第二晶体管及一分压电路。第一晶体管的漏极连接焊垫。第二晶体管的漏极连接第一晶体管的源极,而源极则与栅极相连并同时连接至供应电压端。分压电路连接于焊垫与供应电压端之间,并与第一晶体管栅极连接,在焊垫受静电袭击时,提供一偏压至第一晶体管栅极,使第一晶体管导通。
文档编号H01L23/58GK1377088SQ0111017
公开日2002年10月30日 申请日期2001年3月28日 优先权日2001年3月28日
发明者陈伟梵 申请人:华邦电子股份有限公司