专利名称：单片集成的电感的制作方法
技术领域：
本发明涉及一种尤其可应用于MRAM装置的单片集成电感。
背景技术：
尽管电感是电路中的重要元件且在电路中经常是不可缺少的，但迄今还没有研制出单片集成的电感。具体地讲，在集成电路中电感是用与该集成电路有关的分散元件构成的。
对于需要磁场并由此需要电感的集成电路，其例子为必要时具备选择晶体管的MRAM装置。这种MRAM装置具有由矩阵形布置的存储单元构成的存储单元区，所述的存储单元譬如包括由硬磁层、隧道势垒层和软磁层组成的叠层。该叠层设置在位于字线和位线之间的交叉点处，其中所述位线以一定的间隔垂直于所述字线延伸。流经字线和位线的电流将产生磁场，该磁场可以改变每次所选定的存储单元的软磁层磁化方向，使得该方向平行或反平行于所述硬磁层的磁化方向。同软磁层相对于硬磁层的反平行磁化相比，这些层的平行磁化可以使所述叠层具有更低的电阻值。于是，所述叠层的不同电阻值可以被引作信息单元“0”或“1”。
由于集成电路的进一步小型化，那些产生用于确立软磁层磁化方向的磁场的、所选存储单元的字线和位线是具有极小尺寸的导电线，这些尺寸只适用于mA级范围内的、提供相应较弱磁场的电流，因此这给可靠地确定软磁层中的磁化方向带来了问题。换句话说，此处借助集成的线圈来产生局部较强的磁场是非常有用的，尤其可以利用线圈匝数来把磁场强度置为所需的大小。
发明内容
因此本发明的任务在于，创造一种可单片集成的电感，它尤其可以有利地应用于MRAM装置。
根据本发明，该任务由具有权利要求1特征部分的可单片集成的电感来实现。
本发明的优选扩展方案由从属权利要求给出。
为此，本发明创造了一种单片集成的电感，它包括多个相互交替的导电层和绝缘层、以及穿过所述绝缘层把所述导电层相互连接起来的触点，其中所述的导电层和绝缘层被上下错开地叠放，且所述的绝缘层被构造成全平面的，其中在每个导电层内，另外还用一种附加的绝缘层来代替中心区和与该中心区相关的边缘区，其中位于相继的导电层内的边缘区还被相互错位，以及其中位于相继的各层之间的所述触点总是在这些层之间被放置在靠近所述边缘区的区域。
因此，本发明可单片集成的电感利用由导电层和绝缘层组成的层序列构成了一个线圈，其覆盖面积由“9F”给出，其中F定义了最小的结构尺寸。这种层序列可以毫无问题地譬如利用普通的CMOS工艺来实现，其方式为，譬如由二氧化硅制成的绝缘层和譬如由多晶硅制成的导电层被上下错开地叠放，其中所述的触点譬如采用铝。
通过在中心区设置一个沟槽，并在其中放入由硬磁层、隧道势垒层和软磁层组成的叠层，由此可以构造一种MRAM单元。该叠层通过构成所述中心区的附加绝缘层的剩余边缘而与所述由绝缘层和导电层构成的层序列电隔离开，并且被构成线圈的该层序列包围住，这样，当由所述层序列构成的线圈被施加一个电流强度为mA级范围的相应信号时，在所述的叠层内可以产生足够强的磁场。
如果在所述相继的导电层内如此地错位所述的边缘区，使得通过所述触点相互连接的导电层形成一种线圈形的结构，那么便可以获得非常有效的线圈。在此，这些边缘区可以以均匀的角度顺时钟或逆时针地相互错位。当一共设立4个导电层，而运4个导电层又由三个中间绝缘层相互隔开时，所述的角度可以约为90°。
位于所述沟槽内的叠层也被称为GMR(巨磁阻)。GMR在该沟槽内的垂直布置可以采用如下单元，即该单元只有几μm长，同时其需要的面积极少。
所述的沟槽可以毫无问题地譬如利用深腐蚀(深沟槽腐蚀)而被装入到所述的中心区，其中，位于中心区的附加绝缘层和隔离它们的绝缘层的二氧化硅被除掉。
下面借助附图来详细阐述本发明。其中图1示出了由导电层和绝缘层构成的层序列的剖面图，图2a～2g用俯视图示出了所述层序列的导电层(图2a～2d)和绝缘层(2e～2g)，其中为了便于说明，所述的绝缘层是用阴影线画出的，图3a和3b用剖面图示出了具有附加GMR叠层的层序列，所述叠层处于两种磁化状态，即平行磁化(图3a)和反平行磁化(图3b)，以及图4a和4b示出了用于说明两种逻辑状态、也即“接通”(图4a)和“关断”(图4b)的GMR叠层图。
具体实施例方式
图1示出了由导电层P1、P2、P3、P4和绝缘层I1、I2、I3组成的层序列，所述的绝缘层分别位于所述的导电层之间，使得譬如绝缘层I1位于导电层P1和P2之间，绝缘层I2位于导电层P2和P3之间，以及绝缘层I3位于导电层P3和P4之间。所述的绝缘层譬如可以采用二氧化硅，而用于所述导电层的合适材料是可以掺杂的多晶硅。显然也可以选用其它的材料，譬如用铝作为所述的导电层，以及用氮化硅作为所述的绝缘层。
在图2a～2g中分别以俯视图形式示出了导电层P4(图2a)、P3(图2b)、P2(图2c)、P1(图2d)以及绝缘层I3(图2e)、I2(图2f)、I1(图2g)。所述的导电层还包括用于导电层P4的附加绝缘层ZI4、用于导电层P3的ZI3、用于导电层P2的ZI2和用于导电层P1的ZI1。这些附加绝缘层ZI1、ZI2、ZI3和ZI4均由中心部分M1～M4和边缘部分R1～R4组成。需指出的是，为便于说明，在图1没有表示这些附加绝缘层ZI1～ZI4。同样也没有示出触点K43、K32和K21，这些触点分别穿过所述绝缘层I3、I2和I1内的相应穿孔而把所述的导电层P4和P3、导电层P3和P2、导电层P2和P1相互连接起来。
从图2a～2d可以看出，所述层序列中附加绝缘层ZI1～ZI4的中心部分M1～M4均位于相同的位置，使得在该层序列的中心区内利用位于中间的绝缘层I1～I3形成一个连续的绝缘区。相反，各个附加绝缘层ZI1～ZI4的边缘区R1～R4是相互错位地循环布置的，使得最终在所述的层序列内由所述的导电层P1～P4构成一种线圈形的结构。这意味着所述的边缘区R1～R4是相互错位地布置的，其中此处的相邻边缘区相对于中心区M1～M4而在相互间有一个90°的角。优选地，该角度为360°/n，其中n为所述导电层的数目，也即所述线圈的“匝数”。
于是，图1和2a～2g所示的电感一共由4个导电层P1～P4、三个位于中间的绝缘层I1～I3、以及附加绝缘层ZI1～ZI4组成。显然，也可以设置更多或更少的导电层、绝缘层和相应的附加绝缘层。但重要的是，所述导电层P1～P4必须通过将它们连接起来的触点K21、K32和K43最终形成线圈形的结构，该结构表现为一个在所述中心区产生较强磁场的线圈。
所述的导电层P1～P4和绝缘层I1～I3可以毫无问题地譬如通过蒸镀来构造。这同样也适用于可通过腐蚀进行构造的附加绝缘层ZI1～ZI4。所述导电层P1～P4也可以通过腐蚀而形成所述线圈的轮廓。但是，显然还可以采用其它工艺来制造该层序列的那些层。
图3a和3b示出了图1的层序列，其中此处在所述的中心区M内放入了一个由硬磁层HM、隧道势垒层TB和软磁层WM组成的叠层。在此，譬如通过腐蚀除掉所述附加绝缘层ZI1～ZI4和所述中间绝缘层I1～I3的中心区M1～M4，使得保留一个绝缘边缘，由该绝缘边缘将所述的软磁层WM、隧道势垒层TB和硬磁层HM同导电层P1～P4隔离开来。
经所述的导电层P1～P4流过一个电流I，该电流在中心区M内产生一个磁场。由该磁场调整所述软磁层WM的磁化方向，使得该软磁层根据电流I的流向而象图3a所示那样与硬磁层HM的磁化方向平行，或象图3b那样与硬磁层HM反平行。当所述层WM和HM平行磁化时，由所述层WM、TB和HM组成的叠层便为低电阻值，而反平行磁化则使该叠层产生高电阻值。该电阻值可以通过流经该叠层的电流i来进行测量和分析。
图4a和4b再次示出了由硬磁层HM、隧道势垒层TB和软磁层WM组成的叠层，但此处位于现有MRAM中的叠层是处于字线WL和位线BL之间，并通过该字线和位线写入和读出。
如果在现有的MRAM装置中使用图3a和3b的层序列，那么电流I譬如经过字线WL和位线BL被写入到所述的单元中，而读电流i则通过可平行于字线WL或平行于位线BL的附加线路被输出。
本发明单片集成的电感还有一个较大的优点，就是所述由导电层P1～P4和绝缘层I1～I3组成的层序列可以毫无问题地装设在一个半导体上。于是，可以在该半导体内为各个存储单元埋入晶体管，使得各个存储单元均能配备开关晶体管。
参考符号清单P1～P4 导电层I1～I3 绝缘层ZI1～ZI4附加绝缘层M1～M4 中心区R1～R4 边缘区K21，K32，K43 触点WM 软磁层TB 隧道势垒层HM 硬磁层I 由导电层和绝缘层组成的层序列中的电流i 由软磁层、隧道势垒层和硬磁层构成的叠层中所通过的电流BL 位线WL 字线
权利要求
1.单片集成的电感，包括多个相互交替的导电层(P1～P4)和绝缘层(I1～I3)、以及穿过所述绝缘层(I1～I3)把所述导电层(P1～P4)相互连接起来的触点(K21，K32，K43)，-其中所述的导电层(P1～P4)和绝缘层(I1～I3)被上下错开地叠放，且所述的绝缘层(I1～I3)被构造成全平面的，-其中在每个导电层(P1～P3)内，另外还用一种附加的绝缘层来代替中心区(M1～M4)和与该中心区相关的边缘区(R1～R4)，-其中位于相继的导电层(P1～P4)内的边缘区(R1～R4)被还相互错位，以及-其中位于相继的导电层(P1～P4)之间的所述触点(K21，K32，K43)总是在这些导电层之间被放置在靠近所述边缘区(R1～R4)的区域，其特征在于在所述的中心区(M)内设有一种用构成MRAM单元的GMR材料(WM，TB，HM)进行填充的沟槽。
2.如权利要求1所述的单片集成电感，其特征在于所述的GMR材料由一种叠层组成，而所述的叠层由硬磁层(HM)、隧道势垒层(TB)和软磁层(WM)组成。
3.如权利要求1或2所述的单片集成电感，其特征在于位于相继的导电层(P1～P4)内的所述边缘区(R1～R4)被如此地相互错位，使得通过所述触点(K21，32，K43)相互连接的导电层(P1～P4)构成一种线圈形的结构。
4.如权利要求1～3之一所述的单片集成电感，其特征在于所述边缘区(R1～R4)被沿顺或逆时针相互错位一个均匀的角度。
5.如权利要求1～4之一所述的单片集成电感，其特征在于所述的角度为90°。
6.如权利要求1～5之一所述的单片集成电感，其特征在于所述的导电层(P1～P4)由多晶硅组成。
7.如权利要求6所述的单片集成电感，其特征在于所述的多晶硅进行了掺杂。
8.如权利要求1～7之一所述的单片集成电感，其特征在于所述由导电层(P1～P4)和绝缘层(I1～I3)组成的层序列被装设在一个半导体上。
全文摘要
本发明涉及一种单片集成的电感,它由一个用导电层(P1～P4)和绝缘层(I1～I3)构成的层序列组成,所述的导电层和绝缘层相互交替地上下错开叠放,其中如此地构造所述的导电层(P1～P4),使得它在一个可以装设GMR材料(WM,TB,HM)的中心区周围形成一种线圈形结构。
文档编号H01F17/02GK1339826SQ0112574
公开日2002年3月13日 申请日期2001年8月21日 优先权日2000年8月21日
发明者A·贝尼迪克斯, G·布劳恩, H·菲舍, B·克莱恩, S·屈尼 申请人:因芬尼昂技术股份公司