专利名称：半导体器件的制作方法
技术领域：
本发明涉及一种多层布线构造的半导体器件。
背景技术：
近年来，为了提高器件性能，将低介电常数膜用于层间绝缘膜已成为必然。这种低介电常数膜，一般地说，膜密度较低并具有透水性。因而，相对介电常数k即便是约80的低介电常数膜中也含有少量水。所以，为了有效地利用低介电常数膜，就需要隔断水分浸入低介电常数膜。
在这里，图12中示出第1现有技术半导体器件的平面图，图13中示出沿图12的VIII-VIII线的半导体器件剖面图。
如图12、13所示，在半导体衬底71上形成栅电极72。形成BPSG(Boron Phosphorous Silicate Glass硼磷硅酸盐玻璃)膜73使之覆盖栅电极72，并在该BPSG膜73内形成接触塞75。在BPSG膜73上形成第1布线74，并将该第1布线74与接触塞75连接。而且，形成TEOS(Tetra Ethyl Ortho Silicate原硅酸四乙酯)-SiO2膜76，在该TEOS-SiO2膜76上形成第2布线74。该第2布线77，介以通路78连接到第1布线74。而且，要形成由PSG膜79和SiN膜80构成的钝化膜84使其覆盖第2布线77。在这里，为阻止划片时出现裂纹的目的，在芯片70的周围形成由第1布线74、第2布线77、接触塞75和通路78构成的通路环81。
上述第1现有技术的构造中，钝化膜84不是只由SiN膜80构成的单层膜，而是成为由象PSG膜79那样的SiO2膜和在该PSG膜79上成膜的SiN膜80构成的叠层膜。借助于作成这种叠层膜的构造，可以降低膜的总应力。但是，在该构造中，为设置焊盘窗，若在钝化膜84上形成开口部，该开口部的侧壁上PSG膜79就会露出来。因此，该露出的部分就变成了水分的浸入口，因而存在不能隔断水分浸入的这个问题。
另外，从接触塞75到上层的布线74、77全部的导电材料都用Al材料形成的工艺中，通路环81具有附带的防止水从芯片70侧面浸入的效果。可是，对接触塞75的材料变成用W，就几乎没有此种效果。
在这里，图14表示第2现有技术的半导体器件的平面图，图15(A)表示沿图14的XVA-XVA线的半导体器件的剖面图，图15(B)表示沿图14的XVB-XVB线的半导体器件的局部剖面图。
就是说，如图14、图15(A)所示，对接触塞82的材料使用W时，接触塞82与半导体衬底71之间界面将变得非常容易剥离。因此，为了抑制该W的剥离，难以采用连续的沟状接触塞82。因此，如图15(B)所示，应该桩状排列接触塞82，使接触塞82之间生成间隙83。于是，由于没有完全覆盖多层布线部分，很难完全防止水从芯片70侧面浸入。
发明内容
如上所述，在现有技术中，难以隔断所有的从芯片上方、下方和侧面向多层布线区域的水分浸入口，并且难以有效利用低介电常数膜的特性。
本发明就是为了解决上述课题而创造的发明，其目的在于提供一种可能抑制水分向芯片浸入的半导体器件。
为达到上述目的，本发明采用以下所示的措施。
本发明第1方面的半导体器件，其特征是具备第1绝缘膜、上述第1绝缘膜内形成的第1布线、上述第1布线和上述第1绝缘膜上形成的第2绝缘膜、形成于上述第2绝缘膜内，介以第1连接部与上述第1布线导通的第2布线、及上述第2布线和上述第2绝缘膜上作为层间绝缘膜或钝化膜而形成的第3绝缘膜；以及上述第1、第3绝缘膜的至少一方是以SiON为主的膜、或以SiN为主的膜、或者这些膜的叠层膜，上述第2绝缘膜是低介电常数膜。
本发明第2方面的半导体器件，其特征是具备第1绝缘膜、上述第1绝缘膜上形成的第1布线、上述第1布线和上述第1绝缘膜上形成的第2绝缘膜、形成于上述第2绝缘膜内，介以第1连接部与上述第1布线导通的第2布线、及上述第2布线和上述第2绝缘膜上作为层间绝缘膜或钝化膜而形成的第3绝缘膜；上述第1、第3绝缘膜的至少一方是以SiON为主的膜、或以SiN为主的膜、或者这些膜的叠层膜，上述第2绝缘膜是低介电常数膜。
另外，上述半导体器件中，也可以进一步具备有在上述第2、第3绝缘膜之间形成的第4绝缘膜；形成于上述第4绝缘膜内，介以第2连接部并与上述第2布线导通的第3布线。这时，上述第4绝缘膜是以SiON为主的膜、以SiN为主的膜、或者这些膜的叠层膜，或SiO膜。
图1表示本发明第1实施例的半导体器件平面图。
图2是沿图1的II-II线的半导体器件剖面图。
图3表示本发明第2实施例，在上层的层间绝缘膜使用SiON膜时的半导体器件剖面图。
图4表示本发明第2实施例，在上层的层间绝缘膜使用TEOS膜时的半导体器件剖面图。
图5表示本发明第3实施例，在低介电常数膜下层使用SiON膜时的半导体器件剖面图。
图6表示本发明第3实施例，在低介电常数膜上层使用SiON膜时的半导体器件剖面图。
图7表示在图5所示构造的上层层间绝缘膜使用SiON膜时的半导体器件剖面图。
图8表示在图6所示构造的上层层间绝缘膜使用SiON膜时的半导体器件剖面图。
图9表示在图5所示构造的上层层间绝缘膜使用TEOS膜时的半导体器件剖面图。
图10表示在图6所示构造的上层层间绝缘膜使用TEOS膜时的半导体器件剖面图。
图11表示本发明第4实施例的半导体器件剖面图。
图12表示第1现有技术的半导体器件平面图。
图13是沿图12的VIII-VIII线的半导体器件剖面图。
图14表示第2现有技术的半导体器件平面图。
图15(A)表示沿图14的XVA-XVA线的半导体器件剖面图，图15(B)表示沿图14的XVB-XVB线的半导体器件部分剖面图。
具体实施例方式
本发明就是有关将相对介电常数k为3以下的低介电常数膜用于层间绝缘膜时的多层布线构造。作为上述低介电常数膜的例子，可以举出聚甲基硅氧烷、氢倍半硅氧烷、有机系列低介电常数膜(例如，芳香族系列碳化氢聚合物)等。
以下，参照
本发明的实施例。在本说明之际，所有附图内对共同的部分都附加共同的参照标号。
第1实施例是以吸水性和透水性小的膜用作由低介电常数膜构成的层间绝缘膜的上层和最下层布线间的层为特征。
还有，在本发明中，所谓吸水性透水性小的膜，是将现有半导体工艺中使用的TEOS(Tetra Ethyl Ortho Silicate原硅酸四乙酯)气体作为原料，用PECVD(Plasma Enhanced Chemical VaporDeposition等离子体增强型化学汽相淀积)法成膜的绝缘膜，通称TEOS-SiO2膜，或以SiH4气体和O2气体为原料成膜的USG(Undoped Silicate Glass不掺杂硅酸盐玻璃)作为基准。
图1表示本发明第1实施例的半导体器件平面图。图2表示沿图1的II-II线的半导体器件剖面图。
如图1所示，在芯片10周围形成通路环30，并由该通路环30包围着器件区域。
如图2所示，在半导体衬底11上形成栅电极12。形成BPSG(Boron Phosphorous Silicate Glass硼磷硅酸盐玻璃)膜13使其覆盖该栅电极12，并在该BPSG膜13上形成TEOS-SiO2膜14。在这些TEOS-SiO2膜14和BPSG膜13内形成由W构成的接触塞15。而且，TEOS-SiO2膜14上形成例如膜厚150nm的SiON膜16，再在该SiON膜16内形成由Cu或Al构成的第1布线17。该第1布线17连接到接触塞15上。
并且，在第1布线17和SiON膜16上边形成例如SiN膜、SiOC膜、SiCN膜的任一种构成例如膜厚70nm的扩散防止膜18。扩散防止膜18上边形成第1低介电常数膜19。在该第1低介电常数膜19内形成由Cu或Al构成的第2布线20，该第2布线20通过第1通路21与第1布线17连接。在该第2布线20和第1低介电常数膜19上边形成例如由SiN膜、SiC膜、SiOC膜、SiCN膜的任一种构成的例如膜厚70nm的扩散防止膜22，并在该扩散防止膜22上边形成第2低介电常数膜23。该第2低介电常数膜23内形成由Cu或Al构成的第3布线24，第3布线24通过第2通路25与第2布线20连接。在该第3布线24和第2低介电常数膜23上边形成例如由SiN膜、SiC膜、SiOC膜、SiCN膜的任一种构成的例如膜厚70nm的扩散防止膜26，并在该扩散防止膜26上边形成第3低介电常数膜27。在该第3低介电常数膜27内形成由Cu或Al构成的第4布线28，第4布线28通过第3通路29与第3布线24连接。这样以来，就在芯片10的周围形成使通路21、25、29和布线17、20、24、28变成连续的沟状通路环30。
并且，在该第4布线28和第3低介电常数膜27上边形成例如由SiN膜、SiC膜、SiOC膜、SiCN膜的任一种构成的例如膜厚70nm的扩散防止膜31，在该扩散防止膜31上边形成例如膜厚150nm的SiON膜32，再在该SiON膜32上边形成例如膜厚400nm的SiN膜33。这些SiON膜32和SiN膜33作为钝化膜34使用。而且，有选择地除去扩散防止膜31、SiON膜32和SiN膜33，形成焊盘窗口35。通过该焊盘窗口35露出表面的第4布线28作为焊盘电极36使用。
这样，在含有低介电常数膜19、23、27的多层布线构造的半导体器件中，使用设于芯片10最上层的钝化膜34和接近该钝化膜34并设于芯片10周围的通路环30，同时在第1布线17之间使用与通路环30邻接的SiON膜16。进而，也把SiON膜32用作钝化膜34的一部分。
另外，也可以使用SiN膜、或SiON膜和SiN膜的叠层膜来替代SiON膜16、32。这些SiON膜或SiN膜可用下列的方法形成。
SiON膜例如使用SiH4+N2O、SiH4+N2O+N2、SiH4+O2+N2、SiH4+O2+NH3等作为原料，以PECVD法形成。并且，除上述以外，采用含有Si、O、N的气体原料，也能形成SiON。
SiN膜例如采用SiH4+N2、SiH4+NH3等作为原料，以PECVD法形成。并且，除上述以外，使用含有Si、N的气体原料，也能形成SiN。
另外，SiON膜和SiN膜，也可以膜中含有氢。
并且，为提高防止水分侵入的效果，理想的是SiON膜16、32都具有100nm以上的膜厚。
第1布线17多半用作局部布线(单元内连接布线)，第1布线17间的电容即使稍高，对器件的性能也不会发生大的影响。因此，在第1布线17之间，即便不用低介电常数膜而使用水分隔断效果好的膜(SiON膜等)也没有问题。
按照上述第1实施例，使用设于芯片10最上层的钝化膜34的SiON膜32和设于芯片10侧面的通路环30，同时在第1布线17之间使用SiON膜16。因此，能够隔断所有从芯片10的上方、下方和侧面向多层布线区域的水分浸入口。所以，能够避免低介电常数膜中含有水分，增大介电常数的这种问题，并提供有效利用低介电常数膜特性的半导体器件。
并且，SiON膜或SiN膜16、32都是现有工艺中采用的材料，而且容易利用。
另外，图2示出的构造中，也可以用Al埋入焊盘窗口35来形成焊盘。这时，借助于应用本发明的构造，也能抑制向芯片10侵入水分。
第2实施例是以吸水性透水性小的膜用作上层的层间绝缘膜为特征。
图3表示本发明第2实施例的半导体器件剖面图。如图3所示，第2实施例的半导体器件与第1实施例一样，采用设于芯片10最上层的钝化膜34和接近该钝化膜34而设于芯片10周围的通路环30，同时在第1布线17之间使用与通路环30邻接的SiON膜16。进而，也把SiON膜32用作钝化膜34的一部分。
而且，跟第1实施例不同之处在于上层布线的构造。在第2实施例中，上层二层布线45、46主要用于电源线或接地布线。因此，该上层二层的层间绝缘膜41a、42b，不用低介电常数膜而作为吸水透水性小的膜使用以SiON为主的膜、或以SiN为主的膜或者这些膜的叠层膜。这样，借助于由连续沟状的通路21、25、29、44和布线17、20、24、28、43构成的通路环30及第1布线17之间的SiON膜16，就成为包围由低介电常数膜构成的层间绝缘膜19、23的构造。
按照上述第2实施例，就能够获得与第1实施例同样的效果。
进而，在低介电常数膜19、23的上方设置三层吸水性透水性小的膜41a、42a和32，就能够进一步隔断从芯片10的上方向多层布线区域的侵入水分。
另外，如图4所示，在上层二层的层间绝缘膜41b、42b上，也可以采用例如用PECVD法形成的TEOS膜或USG膜那样的SiO膜。
第3实施例是在由低介电常数膜构成的层间绝缘膜的上下层中，把吸水性透水性小的膜用作任一方的层为特征。
图5、图6表示本发明第3实施例的半导体器件剖面图。如图5、图6所示，第3实施例的半导体器件与第1实施例同样，采用设于芯片10最上层的钝化膜34和接近该钝化膜34而设于芯片10周围的通路环30。
而且，跟第1实施例不同之处就是，把以SiON为主的膜、或以SiN为主的膜或者这些膜的叠层膜用作第1布线17间的层间绝缘膜或钝化膜34任一方的一部分膜。
就是，在图5所示的构造中，使用SiON膜16作为第1布线17的层间绝缘膜，把TEOS膜51用作钝化膜34的一部分膜。另一方面，在图6所示的构造中，把TEOS膜52用作第1布线17的层间绝缘膜，把SiON膜32用作钝化膜34的一部分膜。
按照上述第3实施例，利用设于芯片10侧面的通路环30和设于芯片10最上层的SiON膜32或设于第1布线17之间的SiON膜16。因此，能够抑制从芯片10的侧面和上方或下方使水分侵入到多层布线区域。所以，能够抑制低介电常数膜中含有水分，增大介电常数增大造成的问题，并可提供有效利用低介电常数膜特性的半导体器件。
另外，第3实施例的发明，象第2实施例一样也能应用于主要把上层二层的布线45、46用于电源线或接地布线的场合。
即，如图7、图8所示，对第1布线17的层间绝缘膜或钝化膜34的一部分膜之任一方，把以SiON为主的膜、或以SiN为主的膜或者其叠层膜用作吸水性透水性小的膜，进而，也可以把SiON用作上层二层的层间绝缘膜41a、42a。
这时，要是图7中示出的构造，就能够隔断所有从芯片10的上方、下方、侧面向多层布线区域的水分侵入口。并且，要是图7中示出的构造，就能够特别隔断从芯片10的上方向多层布线区域侵入的水分。
并且，如图9、图10所示，对第1布线17的层间绝缘膜或钝化膜34的一部分膜之任一方，将以SiON为主的膜、或以SiN为主的膜或者其叠层膜用作吸水性透水性小的膜，进而，也可以把象TEOS或USG膜那样的SiO膜用作上层二层的层间绝缘膜41b、42b。
这时，要是图9中示出的构造，就采用设于低介电常数膜19、23上方三层构成的膜厚较厚的TEOS膜41b、42b、51和通路环30及SiON膜16，因而能够隔断所有从侧面向多层布线区域的水分侵入口。并且，要是图10中示出的构造，就在低介电常数膜19、23的上方设置TEOS膜41b、42b和SiON膜32，因而能够特别隔断从芯片10的上方向多层布线区域侵入的水分。
第4实施例中，是以吸水性和透水性小的膜用作由低介电常数膜构成的层间绝缘膜的上层和最下层布线的下层为特征。
图11表示本发明实施例的半导体器件剖面图。如图11所示，第4实施例的半导体器件与第1实施例同样，采用设于芯片10最上层的钝化膜34和接近该钝化膜34而设于芯片10周围的通路环30。进而，把SiON膜32用作钝化膜34的一部分。
而且，跟第1实施例不同点就是，例如将膜厚150nm的SiON膜61用作第1布线17的下层。因此，在第4实施例中，借助于钝化膜34、通路环30、第1布线17下的SiON膜61，形成了包围由低介电常数膜构成的层间绝缘膜19、23、27、62的构造。
另外，在图11所示的构造中，在半导体衬底11上边形成BPSG膜13，并在该BPSG膜13上边形成SiON膜61，但并不限于此。就是，也可以在半导体衬底11上边直接形成SiON膜61。
并且，也可以用一层层间绝缘膜，形成低介电常数膜19、62和扩散防止膜18。即，形成第1布线17后，再在该第1布线17和SiON膜61上边形成层间绝缘膜。而且，在该层间绝缘膜内形成镶嵌构造的第2布线20和第1通路21，并介以第1通路21把该第2布线20与第1布线17连接起来。
按照上述第4实施例，可以获得与第1实施例同样的效果。
而且，第4实施例的发明也可以适用于上述第1至第3实施例。
此外，本发明并不限于上述各实施例，在实施阶段不脱离其要旨的范围内，可以有各种各样的变更。进而，上述实施例中包含着各个阶段的发明，通过公开的多个构成要素的适当组合，可以抽出各种各样的发明。例如，即使从实施例所示的全部构成要素中削减几个构成要素，也可以解决发明内容一段所述的课题，在获得发明效果一段所述的效果时，可以抽出削减该构成要素后的构成作为一种发明。
如以上说明，按照本发明，就可以提供一种能够抑制向芯片侵入水分的半导体器件。
权利要求
1.一种半导体器件，其特征是具备第1绝缘膜、上述第1绝缘膜内形成的第1布线、上述第1布线和上述第1绝缘膜上形成的第2绝缘膜、形成于上述第2绝缘膜内，介以第1连接部与上述第1布线导通的第2布线、和上述第2布线和上述第2绝缘膜上作为层间绝缘膜或钝化膜而形成的第3绝缘膜；以及上述第1、第3绝缘膜的至少一方是以SiON为主的膜、或以SiN为主的膜、或者这些膜的叠层膜，上述第2绝缘膜是低介电常数膜。
2.一种半导体器件，其特征是具备第1绝缘膜、上述第1绝缘膜上形成的第1布线、上述第1布线和上述第1绝缘膜上形成的第2绝缘膜、形成于上述第2绝缘膜内，介以第1连接部与上述第1布线导通的第2布线、和上述第2布线和上述第2绝缘膜上作为层间绝缘膜或钝化膜而形成的第3绝缘膜；以及上述第1、第3绝缘膜的至少一方是以SiON为主的膜、或以SiN为主的膜、或者这些膜的叠层膜，上述第2绝缘膜是低介电常数膜。
3.根据权利要求1所述的半导体器件，其特征是进一步具备在上述第2、第3绝缘膜之间形成的第4绝缘膜、形成于上述第4绝缘膜内，介以第2连接部与上述第2布线导通的第3布线；以及上述第4绝缘膜是以SiON为主的膜、以SiN为主的膜、或者这些膜的叠层膜，或SiO膜。
4.根据权利要求2所述的半导体器件，其特征是进一步具备在上述第2、第3绝缘膜之间形成的第4绝缘膜、形成于上述第4绝缘膜内，介以第2连接部与上述第2布线导通的第3布线；以及上述第4绝缘膜是以SiON为主的膜、以SiN为主的膜、或者这些膜的叠层膜，或SiO膜。
5.根据权利要求1所述的半导体器件，其特征是以上述SiON为主的膜、或以SiN为主的膜、或者这些膜的叠层膜的膜厚为100nm以上。
6.根据权利要求2所述的半导体器件，其特征是以上述SiON为主的膜、或以SiN为主的膜、或者这些膜的叠层膜的膜厚为100nm以上。
7.根据权利要求3所述的半导体器件，其特征是以上述SiON为主的膜、或以SiN为主的膜、或者这些膜的叠层膜的膜厚为100nm以上。
8.根据权利要求4所述的半导体器件，其特征是以上述SiON为主的膜、或以SiN为主的膜、或者这些膜的叠层膜的膜厚为100nm以上。
9.根据权利要求1所述的半导体器件，其特征是上述第1布线是局部布线。
10.根据权利要求2所述的半导体器件，其特征是上述第1布线是局部布线。
11.根据权利要求3所述的半导体器件，其特征是上述第1布线是局部布线。
12.根据权利要求4所述的半导体器件，其特征是上述第1布线是局部布线。
13.根据权利要求3所述的半导体器件，其特征是上述第3布线是电源线或接地布线。
14.根据权利要求4所述的半导体器件，其特征是上述第3布线是电源线或接地布线。
15.根据权利要求1所述的半导体器件，其特征是具有由上述第1、第2布线和上述第1连接部构成的通路环构造。
16.根据权利要求2所述的半导体器件，其特征是具有由上述第1、第2布线和上述第1连接部构成的通路环构造。
17.根据权利要求1所述的半导体器件，其特征是具有由上述第1、第2布线和上述第1连接部构成的通路环构造，上述通路环构造的上述第1、第2布线分别与上述第1、第3绝缘膜邻接或接近。
18.根据权利要求2所述的半导体器件，其特征是具有由上述第1、第2布线和上述第1连接部构成的通路环构造，上述通路环构造的上述第1、第2布线分别与上述第1、第3绝缘膜邻接或接近。
全文摘要
抑制水分浸入芯片的半导体器件,具备:第1绝缘膜;在上述第1绝缘膜内形成的第1布线;在上述第1布线和上述第1绝缘膜上形成的层间绝缘膜;在上述层间绝缘膜内形成并介以第1连接部与上述第1布线导通的第2布线;在上述第2布线和上述层间绝缘膜上形成的钝化膜。上述第1绝缘膜、钝化膜的至少一方是以SION为主的膜、或以SIN为主的膜、或者这些膜的叠层膜,上述层间绝缘膜为低介电常数膜。
文档编号H01L21/318GK1388582SQ0112572
公开日2003年1月1日 申请日期2001年8月23日 优先权日2001年5月25日
发明者松永範昭 申请人:株式会社东芝