专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体器件及其制造方法，特别涉及在连接间隔不同的配线的区域中的配线图案及其形成方法以及在其中使用的半导体器件图案曝光用掩模。本发明被适用于例如半导体存储器件的存储单元阵列区域和存储单元外围电路区域的边界区域。
背景技术：
在半导体存储器和微处理器等的半导体器件的制造中，一般使用光刻法。所谓光刻法，是在形成有图案的图案曝光用掩模上照射光线，经由光学系统在半导体衬底上的光敏抗蚀剂上投影光线，曝光光敏抗蚀剂把掩模的图案转印到半导体衬底上的技术。
半导体器件，以高度集成化、低成本化等为目的正进一步细微化，但为此实现必须首先用光刻法形成的图案的细微化。
一般，在光刻法中的分辨率R和焦深DOF，用以下的瑞利公式表示。
R＝k1(λ/NA)DOF＝k2(λ/NA2)在此，λ是照射光的波长，NA是数值孔径，k1、k2是依赖于工艺等的常数。
从上式可知，可以有效地缩短用于转印微细的图案的照射光的波长。作为曝光器件的光源，以往一般使用波长365nm的i线，但是为了进一步形成细微的图案，现在一般使用248nm的KrF准分子激光。
为了进一步促进细微化，需要使用更短波长的光源，减小k1、k2，增加数值孔径NA(高NA化)。作为短波长的光源虽然波长193nm的ArF准分子激光有希望，但包含ArF准分子激光用的光学系统和光敏抗蚀剂等开发困难，还未实用化。另外，k1、k2虽然可以通过抗蚀剂和工艺的改良变得很小，但一般0.4～0.5是其极限。另外，关于高NA化，因为可以大面积曝光的高NA透镜的加工困难因而是不实用的。而且，在实际的曝光中需要确保一定程度以上的焦深，而从上述瑞利公式可知，如果进一步高NA化则焦深下降，从这一点看高NA化也是困难的。
如上所述，只进行波长、数值孔径、工艺的改善在分辨率的提高方面是有限的。因而，作为进一步提高分辨率的技术，运用了使用网板型相位移位掩模的方法，和在掩模图案的曝光时使用偏轴照明的方法等的所谓超析像技术。在此，简单地说明超析像技术。
在网板型相位移位掩模中，即使是线图案部分也不完全遮光，而是代替铬等形成一般透过系数3～10％的半透明的膜使光透过，而且，使透过光的相位错位180度。这时，用在透过线图案部分的光和透过间距图案部分的光之间产生的干涉，使在线图案和间距图案的边界上的光强度分布急剧变化由此提高分辨率。与此相反，在通常的掩模中，线图案部分，通常是用铬等遮光不曝光光敏抗蚀剂。
另外，在偏轴照明方法中，通过设置遮挡光源中心附近的缝隙，在掩模上只照射斜方向入射的光。在使用这种偏轴照明法的情况下，衍射光内的±1次光的某一衍射光未被投影，投影剩下的一衍射光。通过用这样的0次光和±1次光的之一的2束光成像的方法，可以提高分辨率。
与此相反，在通常的照明方法中，从光源照射到掩模的光，通过投影0次光和由衍射生成的±1次光这3束光，在半导体衬底上形成光学像。
但是，上述那样的超析像技术，对于周期性配置的致密的图案非常有效，而和形成致密的图案同时形成稀疏的图案是困难的。即，通过使用超析像技术，即使可以在存储器单元阵列区域中细微化，但在存储器单元阵列区域和外围电路区域之间的配线的连接区域中形成所期望的图案是困难的。根据此情况，存储器单元阵列的间距受到该连接区域的图案部分限制，存在致使半导体存储器的间隔尺寸增大的问题。
以往的半导体存储器，在用如曝光器件的光源波长以下那样细微的间隔形成线和间距的配线图案的存储器单元阵列区域，和用比它还大的间隔形成配线图案的外围电路区域的边界区域中，由于使用了光刻法的配线形成时的光干涉等分辨率和焦深容易变差，存在不能形成所期望的图案，容易产生配线的断线和短路的问题。
发明内容
本发明的第1目的在于提供一种可以防止在连接间隔不同的配线的区域中的配线图案的断线和短路，可以高集成化的半导体器件。更详细地说，其目的是在隔着如曝光器件的光源波长以下那样微细的间距形成线和间距的配线图案的第1区域，和隔着比它还大的间距形成配线图案的第2区域的边界区域中，抑制使用光刻法形成配线图案时的分辨率和焦深的恶化。
本发明的第2目的在于提供一种抑制由于在半导体存储器件的存储器单元阵列的端部的尺寸离散引起的不良，可以实现高成品率和高可靠性的半导体存储器件及其制造方法。
本发明的第1样式的半导体器件，包括半导体衬底；在上述半导体衬底上的至少第1区域上形成的，分别隔着线间间距S顺序排列由分别具有线宽度L的导电体组成的第1、第2、第3、第4线图案的第1线和间距图案组；在上述半导体衬底上的第2区域上形成的，隔着线间间距S顺序排列由分别具有线宽度L以上刻度的导电体组成的第5、第6线图案的第2线和间距图案组；在上述半导体衬底上的上述第1区域和第2区域之间存在的第3区域上形成的，由连接上述第1线图案和上述第5线图案的导电体组成的第7线图案以及由连接上述第3线图案和上述第6线图案的导电体组成的第8线图案的第3线和间距图案组，上述第2线图案在上述第1区域和第3区域的边界位置终止，上述第4线图案延长至上述第3区域和第2区域的边界位置终止，如此形成上述第7线图案，使得在第3区域内的长方向的中途线宽度改变，上述第5线图案一方比上述第1线图案一方线宽度宽。
图1是显示半导体存储器件的一般性设计的图。
图2是显示形成连接图1中的存储器单元阵列区域和外围电路区域的配线图案的图案曝光用掩模的一部分的平面图。
图3是显示用模拟方法求使用形成有图2所示的配线图案的图案曝光用掩模曝光在半导体衬底上的抗蚀剂时得到的抗蚀剂图案的结果的图。
图4是显示被形成在本发明的实施例1的半导体器件图案发光器件用掩模上的掩模图案的一部分的平面图。
图5是取出图4的掩模图案的一部分放大显示的平面图。
图6是显示用光学模拟方法求通过使用图4的掩模图案在半导体器件上的光敏抗蚀剂上曝光得到的抗蚀剂图案的结果的图。
图7是显示被形成在本发明的实施例2的半导体器件图案曝光用掩模上的掩模图案的一部分的平面图。
图8是取出图7的掩模图案的一部分放大显示的平面图。
图9是显示用光学模拟方法求通过使用图7的掩模图案在半导体器件上的光敏抗蚀剂上曝光得到的抗蚀剂图案的结果的图。
图10是显示被形成在本发明的实施例3的半导体器件图案曝光用掩模上的掩模图案的一部分的平面图。
图11是显示取出图10的掩模图案的一部分放大显示的平面图。
图12是显示用光学模拟方法求通过使用图10的掩模图案在半导体器件上的光敏抗蚀剂上曝光得到的抗蚀剂图案的结果的图。
图13是显示被形成在本发明的实施例4的半导体器件图案曝光用掩模上的掩模图案的一部分的平面图。
图14是显示用光学模拟方法求通过使用图13的掩模图案在半导体器件上的光敏抗蚀剂上曝光得到的抗蚀剂图案的结果的图。
图15是为了说明本发明的实施例5，取出在NAND型快闪存储器的存储单元阵列中被排列在字线方向上的2块显示的等效电路图。
图16是显示取出在图15的NAND型快闪存储器的存储单元阵列中被排列在字线方向上的3块显示的平面图案的图。
图17是显示被形成在本发明的实施例5的半导体器件图案曝光用掩模上的掩模图案的一部分的平面图。
图18是显示取出图17的掩模图案的一部分放大显示的平面图。
图19是用光学模拟方法求通过使用图17的掩模图案在NAND型快闪存储器上的光敏抗蚀剂上曝光得到的抗蚀剂图案的结果的图。
图20是显示被形成在本发明的实施例6的半导体器件图案曝光用掩模上的掩模图案的一部分的平面图。
图21是用光学模拟方法求通过使用图20的掩模图案在半导体器件上的光敏抗蚀剂上曝光得到的抗蚀剂图案的结果的图。
图22A和图22B，是显示以往技术的半导体存储器件的存储单元阵列的主要部分的图，图22B是该图的平面图，图22A是沿着图22B的22A-22A线的断面图。
图23至27(带尾标A、B)，是阶梯性显示图22A和22B的半导体存储器件的制造工艺的图，带尾标A的图与图22A对应，带尾标B的图与图22B对应。
图28A和图28B是显示在图22A和22B所示的半导体存储器件的制造工艺中使用的标度线上的图案的主要部分的平面图，图28A是显示把图23B的光敏抗蚀剂230转印到半导体衬底210上的标度线，图28B显示把图26B的光敏抗蚀剂234转印到半导体衬底210上的标度线。
图29是显示在半导体存储器件的制造工艺中引起问题的断面图，与图23B同样的工艺对应。
图30是显示在半导体存储器件的制造工艺中引起另一问题的断面图，与图23B同样的工艺对应。
图31是显示图30的下一工序的断面图。
图32是显示在半导体存储器件的制造工艺中再一引起问题的断面图，与图26A同样的工艺对应。
图33是显示在半导体存储器件的制造工艺中再一引起问题的断面图，与图27A同样的工艺对应图34A和34B是显示本发明的实施例7的半导体存储器件的存储单元阵列的主要部分的图，图34B是其平面图，图34A是沿着图34B的34A-34A线的断面图。
图35至图39(带尾标A、B)，是显示图34A和34B的半导体存储器件的制造工艺的图，带尾标A的图是与图34A对应的断面图，带尾标B的图是与图34B对应的平面图。
图40A是显示把图35B的光敏抗蚀剂图案330转印到半导体衬底310上的标度线上的图案的主要部分的图。
图40B是显示把图38B的光敏抗蚀剂图案334转印到半导体衬底310上的标度线上的图案的主要部分的图。
图41A和41B是显示本发明的实施例8的半导体存储器件的存储单元阵列的主要部分的图，图41B是其平面图，图41A是沿着图41B的41A-41A线的断面图。
图42A是把规定图41A的元件区域312以及元件分离区域316的光敏抗蚀剂图案转印到半导体衬底310上的标度线上的图案的主要部分的图。
图42B是把规定图41A的浮置栅电极318的光敏抗蚀剂图案转印到半导体衬底310上的标度线上的图案的主要部分的图。
图43A和43B，是显示本发明的实施例9的半导体存储器件的存储单元阵列的主要部分的图，图43B是其平面图，图43A是沿着图43B的43A-43A线的断面图。
图44至图48(带尾标A、B)，是显示实施例9的半导体存储器件的制造工艺的图，带尾标A的图是与图43A对应的断面图，带尾标B的图是与图43B对应的平面图。
图49A和49B，是显示本发明的实施例10的半导体存储器件的存储单元阵列的主要部分的图，图49B是其平面图，图49A是沿着图49B的49A-49A线的断面图。
图50A和图50B是显示本发明的实施例11的半导体存储器件的存储单元阵列的主要部分的图，图50B是其平面图，图50A是沿着图50B的50A-50A线的断面图。
图51A和51B是显示本发明的实施例12的半导体存储器件的存储单元阵列的主要部分的图，图51B是其平面图，图51A是沿着图51B的51A-51A线的断面图。
具体实施例方式
在说明本发明的实施例前，说明有关半导体存储器件的存储单元区域和外围电路区域的连接区域中的问题。
图1是显示半导体存储器件的一般的图案配置。如此配置驱动存储单元阵列的外围电路区域2使其包围存储单元阵列。存储单元阵列区域1的栅线和金属配线等，一般由简单的线和间距那样周期性配置的致密的图案形成，但外围电路区域2的栅线和金属配线，用比存储单元阵列区域稀疏的图案形成。
另外，在外围电路区域2中的栅线和金属配线，具有一定的周期性，是比存储单元阵列区域1还复杂的图案，而且，存储单元阵列区域1的栅线和金属配线，直接向存储单元阵列区域1的外部延伸，经由连接区域3被连接在外围电路区域2的栅线和金属配线上。
但是，在这种存储单元阵列区域1和外围电路区域2之间的连接区域3中，因为存储单元阵列区域1内的细微的线和间距的图案原样延伸而且图案的周期性被破坏，所以在该连接区域3中的分辨率和焦深容易变差。其结果，不能形成所期望的图案，并成为配线断线和短路的原因。
图2显示形成有连接图1中的存储单元阵列区域1和外围电路区域2的配线图案的图案曝光用掩模。
在图2中，在存储单元阵列区域1中，形成有线宽度L、线间间距S、间隔(L+S)的配线图案，在外围电路区域2中，形成间隔为2×(L+S)的配线图案，在连接区域3中形成有用于把存储单元阵列区域1的例如奇数号的的配线图案连接到外围电路区域2的配线图案上的配线图案。这种情况下，存储单元阵列区域1的剩下(偶数号)的各配线图案，一端在和连接区域3的边界线上终止，另一端被连接在用于和另一外围电路区域连接的配线图案(未图示)上。另外，连接区域3的各配线图案，线宽度以两阶段变化，各自的变化位置在同一条线上对齐。
图3是显示用模拟方法求使用图2所示的图案曝光用掩模曝光在半导体衬底上的抗蚀剂时得到的抗蚀剂图案的结果。在此，抗蚀剂图案是求出光强度分布再显示等强度分布的图案，抗蚀剂图案中的3条线，表示如配线尺寸可以对准那样的光强度，和以它为基准±10％的光强度各自的抗蚀剂图案。
作为上述模拟计算的条件，半导体衬底上配线的线宽度、线间间距在半导体衬底上都是0.15μm，光源设置成波长λ＝248nm的KrF准分子激光器，数值孔径NA＝0.6，相干系数σ＝0.75，使用覆盖光源中央部分的(面积比率为覆盖光源全部的3分之2)环形照明。
另外，作为图案曝光用掩模，使用了透过率6％，使相位转动180度的网版型相位移位掩模(attenuated phase shifting mask)。另外，为了研究是否可以确保焦深，假定在从最佳焦点偏离0.4μm的条件下曝光。
但是，从图3所示的3条模拟结果中可知，在线宽度最细即曝光量比最佳值增加10％的情况下，发生了配线的断线(在圆D内所示)。即，在实际的曝光中由于曝光量的离散和抗蚀剂灵敏度等原因有可能发生配线的断线，成为误动作的原因。如此在配线周期性被切除的部分上未形成所期望的图案的现象，是因为在配线的终端部分或者配线的线宽度变换的部分上产生的衍射光影响到相邻图案的缘故。
本发明就是为了解决上述的问题而提出的，以下参照附图详细说明本发明的实施例。
(实施例1)
图4是显示被形成在本发明的实施例1的半导体器件图案曝光用掩模上的掩模图案的一部分的平面图。图5取出图4的掩模图案的一部分放大显示。
图4和图5所示的掩模图案，是半导体存储器的图案曝光用掩模，11是与存储单元阵列区域对应的第1掩模区域，12是与外围电路区域对应的第2掩模区域，13是与存储单元阵列区域和外围电路区域的边界区域(连接区域)对应的第3掩模区域。而后，斜线部分表示遮光部分(遮光体图案)，白色部分表示透光部分，用于根据它们在半导体衬底上转印线图案、间距图案。
在第1掩模区域11上如以下那样配置形成第1线和间距图案组，即，第1线图案111、第2线图案112，第3线图案113以及第4线图案114分别具有线宽度L，分别隔着线间间距S顺序排列(配线间隔是L+S)，并且，至少周期性重复2个以上的这些线图案111～114的组。
在第2掩模区域12上如以下那样配置形成第2线和间距图案组，即，分别具有超过线宽度L的第5线图案121以及第6线图案122隔着超过线间间距S以上的间距排列，并且，至少周期性重复2个以上(间隔是4(L+S))的这些线图案121～122的组。
在上述第1掩模区域11中的线图案111～114中的第1线图案111以及第3线图案113的各一端被延长，经过在第3掩模区域13中的第7线图案131以及第8线图案132，被连接于在第2掩模区域12中的第5线图案121以及第6线图案122上。
与此相反，在上述第1掩模区域11中的线图案111～114中的第2线图案112，在第1掩模区域11和第3掩模区域13的边界位置终止。第4线图案114，延长至第3掩模区域13和第2掩模区域12的边界位置终止。
即，在第3掩模区域13中，排列有与第1线图案111和第5线图案121连接的第7线图案131、与第3线图案113和第6线图案122连接的第8线图案132、第4线图案114。
进而，在第1掩模区域11的另一侧(第3掩模区域的相反侧)上，和图4中所示的第3掩模区域13以及第2掩模区域12对称地存在未图示的第3掩模区域以及第2掩模区域。并且，第1掩模区域11中的第1图案111以及第3线图案113的各自的另一端，在未图示的第3掩模区域终止。另外，第1掩模区域11中的第2线图案112以及第4线图案114的各自另一端被延长，经过未图示的第3掩模区域内与未图示的第2掩模区域的线图案连接。这样，第1掩模区域11的全部线图案111～114被连接到第2掩模区域。
进而，在第3掩模区域13内，第7线图案131，在长度方向的中途线宽度阶梯形变化，形成第5线图案121一方比第1线图案111一方线宽度阶梯形变宽的形状。同样，第8线图案132，在第3掩模区域13内的长度方向上中途线宽度阶梯形变化，形成第6线图案122一方比第3线图案113一方线宽度阶梯形变宽。
第7线宽度131以及第8线宽度132的线宽度阶梯形变化的位置，可以设置成从第3掩模区域13和第1掩模区域11的边界位置开始在长度方向上长S以上的位置，并且，从第3掩模区域13和第2掩模区域12的边界位置开始在长度方向上长L以上的位置。
在实施例1中，作为第7线图案131的一部分，第1线图案111以其本身的宽度在长度方向上向第3掩模区域13内延伸距离S，在该距离S的部分上第7线图案131的线宽度变宽。同样地，作为第8线图案132的一部分，第3线图案113以其本身的宽度在长度方向上向第3掩模区域13内延伸距离S，在该距离S的部分上第8线图案132的线宽度变宽。
另外，第1掩模区域11中的第4线图案114以其本身的线宽度L，和第7线图案131以及第8线图案132平行地延伸。
进而，第7线图案131以及第8线图案132的线宽度阶梯形变化的位置，从第3掩模区域13和第1掩模区域11的边界位置开始比S大也可以，但如果过大，则图案占据的面积增大，将招致要制作的半导体器件的成本增加，是不希望的。因而，这部分的距离设置成S是适宜的。
在上述的掩模图案中，掩模上的最小间距是S，该掩模上的最小间距S，希望与线和间距图案的最小间距S一致。其原因在以下说明。
在掩模的制造工序中，由于灰尘等原因掩模的图案有可能和所期望的图案不同。因而，在掩模上形成图案后，需要检查有无缺陷。缺陷的检查，因为在激光显微镜等使用光的检测器件中进行，所以可以检查的图案的大小，受到检查器件光源的波长限制。为了完全进行缺陷检查，需要把图案尺寸设置成某一大小的值。
在用于同时形成存储器单元阵列区域和外围电路区域的掩模中，一般，在某一掩模内存在的最小尺寸的图案对应于存储单元阵列区域内的图案。因而，如果使掩模内的所有图案的配线宽度以及配线间间距，分别与存储单元阵列区域的配线的线宽度和配线间间距一致，则可以完全进行掩模内缺陷的检查。
另外，在形成半导体存储器件的栅线和配线之后，与上述掩模的线间间距对应的图案部分以后用层间绝缘膜掩埋，但这时，如果栅线间和配线间的间距过小，则在此部分上有可能不能掩埋层间绝缘膜。于是，在此部分上残留异物，有可能成为存储器误动作的原因。即使如此完全进行了层间绝缘膜的掩埋，也希望栅线和配线的间距和存储单元阵列区域的最小间距一致。
进而，在光刻法中，因为一般使用缩小投影曝光，所以掩模图案的尺寸成为被形成在半导体衬底上的抗蚀剂图案的尺寸的4倍或者5倍等的值。即，例如用于形成0.15μm的抗蚀剂图案的掩模的尺寸为0.6μm和0.75μm等。以下，为了简单说明，假设掩模图案的尺寸和抗蚀剂图案尺寸相同。
图6显示通过光学模拟方法求通过使用图4的掩模图案在半导体器件上的光敏抗蚀剂上曝光得到的抗蚀剂图案的结果。
更详细地说，对以下情况进行计算。与上述掩模的线图案对应的线图案的线宽度、线间间距在半导体衬底上都是0.15μm，并假设是光源的波长λ＝248nm的KrF准分子激光器，数值孔径NA＝0.6，相干系数σ＝0.75，使用把光源的中央部分相对光源的全体的面积遮盖3分之2的环形照明，在遮光部分上使用了透过率6％，相位转动180度的网版型相位移位掩模。
另外，在实际的曝光中，需要考虑曝光器件的载片台高度的偏差，和半导体衬底的曲折等引起的高差，和衬底上的高差等引起的焦点偏离，把焦点的偏离按0.4μm计算。
图6是在上述的条件下通过光学模拟方法求半导体衬底上的光强度分布显示等强度分布的图，图中的3条线，表示如配线尺寸对准那样的0.15μm的光强度，和与它相比在±10％的光强度各自中的抗蚀剂的图案。
图6所示的抗蚀剂图案，与图4的掩模图案对应形成，配线的断线、短路看不到，另外，线宽度极细的部分和间距极窄的部分也看不到。与图3所示的以往的抗蚀剂图案相比，因为配线的终端部分和配线的线宽度变化的部分之间的距离被配置成离开适度的距离，所以可知由于在这样的部分上产生的衍射光的影响很难在相邻的配线图案上产生缺陷。因而，即使用图4的掩模图案在实际中在半导体衬底上进行图案曝光的情况下，也可以确保充分的工艺容限，可以预期得到良好的配线图案。
以下，简单地说明使用图4的掩模在半导体衬底上的光敏抗蚀剂上转印图案形成配线图案的方法。
首先，在淀积在半导体衬底上的导电体膜(金属膜或者半导体膜)上涂抹光敏抗蚀剂，对该光敏抗蚀剂用图4的掩模通过光刻法进行图案曝光。接着，剥离曝光后的光敏抗蚀剂的一部分，蚀刻除去导电体膜露出部分形成图案。这时，曝光工序，可以使用通常的照明法，但也可以使用偏轴照明法(off-axis illumination)。另外，也可以使用把图4的掩模的各遮光部分改变成使相位变化的半透明材料的网板型相位移位掩模。
作为实施例1的掩模的变形例，也可以构成使实施例1的掩模的线和间距图案的遮光部分和透过部分反转的反转掩模。
接着，简单地说明使用该反转掩模在半导体衬底上的光敏抗蚀剂上转移图案，形成配线图案的方法。
首先，在半导体衬底上的绝缘膜上涂抹光敏抗蚀剂，对该光敏抗蚀剂用上述反转掩模通过光刻法进行图案曝光。接着，剥离上述曝光后的光敏抗蚀剂的一部分，蚀刻除去绝缘膜露出部分形成配线形成用的沟。此后，在配线形成用的沟的内部埋入形成导电体。此时，曝光工序，可以使用通常的照明法，也可以使用偏轴照明法。另外，也可以使用把反转掩模的各遮光部分改变为使相位变化的半透明材料的网版型相位移位掩模。
(实施例2)图7是显示被形成在本发明的实施例2的半导体器件图案曝光用掩模上的掩模图案的一部分的平面图。图8取出图7的掩模图案的一部分放大显示。
图7和图8的掩模图案，与前面参照图4和图5叙述的实施例1的掩模图案相比，有以下几点不同，(1)在第2掩模区域12内，第5线图案121a的位置稍向图面的下方偏移，其结果，在第3掩模区域13内，第7线图案131a曲折成阶梯形；(2)在第2掩模区域12内，第6线图案122a的位置稍向图面上方(与第5线图案121a的偏移方向相反)偏移(与第5线图案131a的间隔在S以上)，其结果，在第3掩模区域13内，第8线图案132a曲折成阶梯形，因为其他方面相同，所以标注和图4、图5相同的符号。
即，在第3掩模区域13中，第7线图案131a，在长度方向的中途线宽度阶梯变化，形成第5线图案121a一方的线宽度比第1线图案111一方的线宽度阶梯形加宽。同样，第8线图案132a，在第3掩模区域13内的长度方向的中途线宽度阶梯形变化，形成第6线图案122a一方的线宽度比第3线图案113一方的线宽度阶梯形加宽。
上述第7线图案131a以及第8线图案132a曲折的方向，为分别相互接近的方向。另外，曲折部分的配线的线宽度是L。该部分的线宽度比L大也可以，但因为占有面积随之增加因而是不希望的，最佳状态是设置为L。
另外，第4线图案114以线宽度L形成，和上述第7线图案131a以及第8线图案132a平行。上述第7线图案131a、第8线图案132a以及第4线图案114的线间间距为S，但也可以比S大。
上述第7线图案131a以及第8线图案132a的线宽度成阶梯形曲折的位置，是从第3掩模区域13和第1掩模区域11的边界位置开始在长度方向上长S以上(在本例子中是S)的位置，并且，从第3掩模区域13和第2掩模区域12的边界位置开始在长度方向上长L以上(在本例子中是L)的位置。
在本例子中，第7线图案131a以及第8线图案132a，是上述第1线图案111以及第3线图案113以其线宽度在图案长度方向上向第3掩模区域13内延伸到距离S，在S部分上线宽度增加。
进而，上述第7线图案131a以及第8线图案132a的线宽度阶梯形状的位置，从第3掩模区域13和第1掩模区域11的边界位置开始比S大也可以，但如果过大，则图案的占有面积增大，引起要制作的半导体器件成本的增加，是不希望的。因此，此部分的距离设置成S最佳。
在上述的掩模图案中，掩模上的最小间距是S，该掩模上的最小间距S，希望和线和间距图案的最小间距S一致。其原因和实施例1所述的一样。
图9显示用光学模拟方法求通过使用图7的掩模图案在半导体器件上的光敏抗蚀剂上曝光得到的抗蚀剂图案的结果。在用该模拟方法时，光源条件等和实施例1相同。
图9所示的抗蚀剂图案，与图7的掩模图案对应形成，配线的断线、短路等看不到，另外，也看不到线宽度极细的部分和间距极窄的部分。因而，即使实际在半导体衬底上进行图案曝光的情况下，也可以确保充分的工艺容限，可以预想得到良好的配线图案。
进而，实施例2的半导体器件的制造方法，可以以上述实施例1为标准实施，另外，也可以使用图7的掩模图案的反转掩模制造。
(实施例3)图10是显示被形成在本发明的实施例3的半导体器件图案曝光用掩模上的掩模图案的一部分的平面图。图11取出图10的掩模图案的一部分放大显示。
图10和图11所示的掩模图案，与参照图7和图8所述的实施例2的掩模图案比较，在第4线图案114的终端位置比第7线图案131a或者第8线图案132a的曲折部分进一步接近第2区域12这一点上不同，因为其他相同，故而标注和图4、图5相同的符号。
换言之，第4线图案114的终端位置，是第3区域13和第2区域12的边界位置，在从该边界位置向第3区域内侧的线方向离开L以上的位置上，第7线图案131a以及第8线图案132a的线宽度方向的一端曲折成阶梯形，从该曲折位置进一步向长方向的L位置上，第7线图案131a以及第8线图案132a的线宽度方向的另一端曲折成阶梯形。
图12显示用光学模拟方法求通过使用图10的掩模图案在半导体器件上的光敏抗蚀剂上曝光得到的抗蚀剂图案的结果。在使用该模拟方法时，光源的条件等和实施例1相同。
图12所示的抗蚀剂图案，与图10的掩模图案对应形成，看不到配线的断线、短路等，另外也看不到线宽度极细的部分和间距极窄的部分。因而，当实际在半导体衬底上进行图案曝光的情况下，也可以确保充分的工艺容限，可以预想得到良好的配线图案。
而且，当使用图10的掩模的情况下，和使用实施例2的图7的掩模的情况相比，可以使在第4线图案114的终端部分附近产生的衍射光，和在掩模的第7线图案131a的曲折部分附近以及第8线图案132a的曲折部分附近产生的衍射光的干涉小，可以进一步提高防止配线的断线和短路的效果。
进而，实施例3的半导体器件的制造方法，也可以按照上述实施例1的标准实施，另外，也可以使用图10的掩模图案的反转掩模制造。
(实施例4)图13是显示被形成在本发明的实施例4的半导体器件图案曝光用掩模上的掩模图案的一部分的平面图。
图13所示的掩模图案，与参照图10和图11所述的实施例3的掩模图案相比，在第2区域12中的第5线图案121b以及第6线图案122b的线宽度在第3区域13和第2区域12的边界位置以及附近阶梯形变化，与第5线图案121b以及第6线图案122b在相互接近的方向上阶梯形变粗这一点上不同，因为其他方面相同故而标注和图4、图5中相同的符号。
换言之，在第5线图案121b以及第6线图案122b的线宽度方向的一端(相互离开的方向的两端)上附加阶梯状的辅助图案。
图14显示使用光学模拟方法求通过使用图13的掩模图案在半导体器件的光敏抗蚀剂上曝光得到的抗蚀剂图案的结果。在使用该模拟方法时，光源的条件等和实施例1相同。
图14所示的抗蚀剂图案，与图13所示的掩模图案对应形成，看不到配线的断线、短路等，另外，也看不到线宽度极细的部分和间距极窄的部分，因而，在实际中在半导体衬底上进行图案曝光的情况下，可以充分确保工艺容限，可以预想得到良好的配线图案。
而且，当使用了图13的掩模的情况下，与使用实施例3的图10的掩模的情况相比，第2区域12中的第5线图案121b以及第6线图案122b的线宽度在第3区域13和第2区域12的边界位置以及附近阶梯形变宽，可使在该附近产生的衍射光和在第4线图案114的终端附近产生的衍射光的干涉小，可以进一步提高防止配线的断线和短路的效果。
进而，实施例4的半导体器件的制作方法，也可以按照实施例1的标准实施，另外，也可以使用图13的掩模图案的反转掩模制造。
在此，如果概要说明实施例1至4的半导体器件的图案的特征，则具备(a)第1线和间距图案组，它在半导体衬底上的至少第1区域上，分别隔着线间间距S顺序排列由分别具有线宽度L的导电体组成的第1、第2、第3、第4线图案形成；(b)第2线和间距图案组，它在半导体衬底上的第2区域上，分别隔着线间间距S以上的刻度顺序排列由分别具有线宽度L以上的宽度的导电体组成的第5、第6线图案形成；(c)第3线和间距图案组，它在存在于半导体衬底上的第1区域和第2区域之间的第3区域上，形成由上述第1线图案和上述第5线图案连接成的导电体构成的第7线图案，和由第3线图案和第6线图案连接成的导电体构成的第8线图案。并且配置成，(d)第2线图案在第1区域和第3区域的边界位置终止，第4线图案在第3区域和第2区域的边界位置终止；(e)第7线图案，在第3区域内的长方向的中途线宽度阶梯形变化，形成第5线图案一方比第1线图案一方线宽度呈阶梯形加宽；(f)第8线图案，在第3区域内的长方向的中途线宽度阶梯形变化，形成第6线图案一方比第3线图案一方线宽度呈阶梯形加宽；(g)第1至第3线和间距图案在分别对应的区域上至少周期性重复2组以上。
在第1～第4实施例中显示了，如下形成在掩模的第1区域11中的第1线和间距图案，使得分别隔着线间间距S顺序排列具有线宽度L以上刻度的线图案，如下形成在掩模的第2区域12中的第2线和间距图案，如分别隔着线间间距S以上的宽度顺序排列具有线宽度L以上刻度的线图案。
作为第1～第4实施例的变形例，即使第1线和间距图案，如以间隔P顺序排列线图案那样形成，第2线和间距图案，如以比P大的间隔顺序排列线图案那样形成，也可以得到和实施例1～4大致相同的效果。
另外，也可以使用该变形例的掩模图案的反转掩模制造。
(实施例5)实施例5的掩模，是EEPROM之一种的NAND型快闪存储器的图案曝光用掩模。
在此，简单地说明NAND型快闪存储器。作为非易失性半导体存储器件的一种的EEPROM，通常，使用叠层有浮置栅和控制栅的MOS构造的存储器单元(EEPROM单元)，可以电改写。NAND型快闪存储器，是具有串联连接多个上述EEPROM单元的NAND单元的阵列的存储器，趋向高集成化。
图15取出在NAND型快闪存储器的存储单元阵列中排列在字线方向上的2块显示等效电路。
8个EEPROM单元101～108、201～208被串联连接分别构成NAND单元，这些NAND单元的漏极一方，经过漏极侧选择晶体管SG-1D、SG-2D被连接在位线BL1、BL2上，源极一方，经过源极侧选择晶体管SG-1S、SG-2S被连接在源极线SL上。
用把组上述1个漏极侧选择晶体管、1个NAND单元、1个源极侧选择晶体管的单元作为1块的多个块构成存储器单元阵列。进而，构成NAND单元的EEPROM单元的个数并不限于8个，可以是4个、16个、32等多少都行。
图17显示取出在NAND型快闪存储器的存储单元阵列中被排列在字线方向上的3块显示平面图案。
NAND单元控制栅电极被连接在字线WL1～WL8上，该字线WL1～WL8被共同连接在相邻的NAND单元的控制栅电极上。另外，相邻的漏极侧选择晶体管SG-1D、SG-2D的栅电极被共同连接在漏极侧选择栅线SG(D)上，相邻的源极侧选择晶体管SG-1S、SG-2S的栅电极被共同连接在源极侧选择栅线SG(S)上。
图17是显示被形成在本发明的实施例5的半导体器件图案曝光用掩模上的掩模图案的一部分的平面图。图18取出图17的掩模图案的一部分放大显示。
在图17和图18所示的掩模图案中，11是与AND快闪存储器的存储器单元阵列区域对应的第1掩模区域，12是与外围电路区域对应的第2掩模区域，13是与存储单元阵列区域和外围电路区域的边界区域(连接区域)对应的第3掩模区域。而且，斜线部分表示遮光部分，间距部分表示透光部分，用于分别对应地在半导体衬底上转印线图案、间距图案。
在第1掩模区域11上，形成第1线和间距图案组，它被配置成分别隔着线间间距S顺序排列分别具有线宽度L的第1线图案111～第8线图案118(配线间隔是L+S)，并且，上述线图案111～118的组至少周期性重复2组以上。这种情况下，上述线图案111～118，是与NAND单元的8条字线WL1～WL8对应的图案，在该线图案111～118的各组的相互间配置形成与上述NAND单元的漏极侧选择栅线SG(D)以及与源极侧选择栅线SG(S)对应的线图案110以及119。与上述漏极侧选择栅线对应的线图案110的一端，以自身的线宽度延长，经过第3掩模区域13内与在第2掩模区域12中的线图案120连接。
在第2掩模区域12中，形成第2线和间距图案组，它被配置成分别隔着线间间距S以上的宽度顺序排列分别具有线宽度L以上的宽度的第9线图案121～第12线图案124(配线间隔是2×(L+S))，并且，上述线图案121～124的组至少周期性重复2组以上。这种情况下，在上述线图案121～124的各组的相互间配置与上述漏极侧选择栅线对应的线图案120。
而且，第1掩模区域11中的线图案111～118中的例如偶数的第2、第4、第6、第8线图案112、114、116、118的各一端被延长，经过第3掩模区域13内连接到在第2掩模区域12中的线图案121～124上。
与此相反，第1掩模区域11中的线图案111～118中的剩下的奇数的第1、第3、第5、第7线图案111、113、115、117的各一端，在第3掩模区域13中终止。这种情况下，在第1线图案111在第1掩模区域11和第3掩模区域13的边界位置终止，第3线图案113以及第7线图案117以不变的线宽度延长，在第3掩模区域13的中间位置终止，第5线图案115以不变的线宽度延长至第3掩模区域13和第2掩模区域12的边界位置终止。
换言之，在第1线和间距图案中未和第2线和间距连接的4条线图案(第1、第3、第5、第7线图案111、113、115、117)，在第1区域11和第3区域13的边界位置、第3区域13和第2区域12的边界位置、第3区域13内的某一位置上终止，并且，越位于第1线和间距图案的排列的中央部分的终端位置，越接近第2区域12。
即，在第3掩模区域13上，形成第3线和间距图案，它被配置成，排列第2线图案112和第9线图案121连接的第13线图案131、第4线图案114和第10线图案122连接的第14线图案132、第6线图案116和第11线图案123连接的第15线图案133以及连接第8线图案118和第12线图案124的第16线图案134，并且，上述线图案131～134的组至少周期性重复2组以上。这种情况下，第1掩模区域11中的第3、第5、第7线图案111、113、115、117被延长至第3掩模区域13内，第3掩模区域13内的线图案的排列顺序是，131，113，132，115，133，117，134。进而，在上述线图案131～134的各组的相互间配置与上述漏极侧选择栅线对应的线图案130。
而且，上述线图案131～134，在第3区域13内的长方向的中途线宽度阶梯形变化的同时曲折成阶梯形，第2线和间距图案一方比第1线和间距图案一方线宽度成阶梯形加宽，并且，线宽度变换成阶梯形状的位置越位于第3线和间距图案排列的中央部分越接近第2区域12。
这种情况下，第13线图案131曲折的方向，在接近第1线图案111的方向上，曲折部分的长度是L以上(从抑制图案占有面积这一点出发设置成L合适)，该线宽度方向的一端成阶梯形变化的位置，是从第1线图案111的终端位置开始在长度方向上S以上(从抑制图案占有面积这一点出发设置成S合适)的位置。
另外，第3线图案113的终端位置，是从第13线图案131的线宽度方向的另一端阶梯形变化的位置开始在长度方向上S以上(从抑制图案占有面积这一点出发设置成S合适)的位置。
另外，第14线图案132的曲折的方向，为接近第3线图案113的方向，曲折部分的长度是L以上(从抑制图案占有面积这一点出发设置成L合适)，其线宽度方向的一端阶梯形变化的位置，是从第3线图案113的终端位置在长度方向上S以上(从抑制图案占有面积这一点出发设置成S合适)的位置。
另外，第5线图案115的终端位置，是从第14线图案132的线宽度方向的另一端阶梯形变化的位置开始在长度方向上L以上(从抑制图案占有面积这一点出发设置成L合适)的位置。
另外，第15线图案133的曲折的方向，为接近第7线图案117的方向，曲折部分的长度是L以上(从抑制图案占有面积这一点出发设置成L合适)，其线宽度方向的一端阶梯形变化的位置，是从第3线图案113的终端位置开始在长度方向上S以上(从抑制图案占有面积这一点出发设置成S合适)的位置。即，第15线图案133曲折的位置和第14线图案132曲折的位置在同一线上。
另外，第7线图案117的终端位置，是从第13线图案131的线宽度方向的另一端阶梯形变化的位置开始在长度方向上S以上(从抑制图案占有面积这一点出发设置成S合适)的位置。即，第7线图案117的终端位置和第3线图案113的终端位置在同一线上。
另外，第16线图案134的曲折的方向，为离开第7线图案117的方向，其线宽度方向的一端阶梯形变化的位置，是从第1线图案111的终端位置开始在长度方向上S以上(从抑制图案占有面积这一点出发设置成S合适)的位置，曲折部分的长度是L以上(从抑制图案的占有面积这一点出发设置成L适宜)。即，第16线图案134曲折的位置和第13线图案131曲折的位置在同一线上。
在上述的掩模图案中，掩模上的最小间距是S，该掩模上的最小间距S，希望和线和图案的最小间距S一致。其原因和实施例1所述相同。
进而，在第1掩模区域11的另一侧(和第3区域13相反侧)上，还与图4中所示的第3掩模区域13以及第2掩模区域12对称地存在未图示的第3掩模区域以及第2掩模区域。而且，在第1掩模区域11中的第2、第4、第6、第8线图案112、114、116、118的各自另一端，在未图示的第3掩模区域(13)中终止。
另外，第1掩模区域11中的第1、第3、第5、第7线图案111、113、115、117各自另一端被延长，经过未图示的第3掩模区域13内连接到未图示的第2掩模区域12的线图案上。这样，第1掩模区域11的全部的线图案被连接到第2掩模区域。
图19显示用光学模拟方法求通过使用图17的掩模图案在NAND型快闪存储器上的光敏抗蚀剂上曝光得到的抗蚀剂图案的结果，在使用该模拟方法时，光源条件等和实施例1相同。
图19所示的抗蚀剂图案，与图17的掩模图案对应形成，看不到配线断线、短路等，另外，也看不到线宽度极细的部分和间距极窄的部分。因而，当实际在半导体衬底上进行图案曝光的情况下，可以确保充分的工艺容限，可以预想得到良好的配线图案。
进而，实施例5的半导体器件的制造方法，也可以以上述实施例1为标准实施，另外，也可以使用图17的掩模图案的反转掩模制造。
(实施例6)图20是显示被形成在本发明的实施例6的半导体器件图案曝光用掩模上的掩模图案的一部分的平面图。
图20所示的掩模图案，是NAND型快闪存储器的图案曝光用掩模，11是NAND型快闪存储器的存储单元阵列中的第1掩模区域，12是与外围电路区域对应的第2掩模区域，13是与存储单元阵列区域和外围电路区域的边界区域(连接区域)对应的第3掩模区域。
在NAND型快闪存储器的存储单元阵列中，如前面参照图15所示的等效电路说明的那样，例如把组漏极侧选择晶体管SG-1D、串联连接8个EEPROM单元101～108构成的NAND单元、源极侧选择晶体管SG-1S的单元作为1块，用这样的多个块构成存储单元阵列。在此，显示与被排列在位线方向上的4块对应的区域。
在第1掩模区域11上，配置至少4个(第1，第2，第3，第4)线和间距图案组，它们的构成是，由用于形成存储单元阵列区域的第1块、第2块、第3块、第4块的各NAND单元的字线WL1～WL8的各个遮光体构成的8条线图案111～118隔着线间间距S以间隔P1顺序排列。
在第2掩模区域12上，配置第5、第6线和间距图案组，它们的构成是，分别由遮光体构成的8条线图案121～128隔着线间间距用比间隔P1还大的间隔P2重复。
在第3掩模区域13上，配置第7线和间距图案组和第8线和间距图案组。上述第7线和间距图案组，隔着线间间距形成由连接在第1掩模区域11中的第2线和间距图案组的8条线图案111～118和在第2掩模区域12中的第5线和间距图案组的8条线图案121～128的各个遮光体构成的8条线图案131～138。第8线和间距图案组，隔着线间间距形成由连接第3线和间距图案组的8条线图案111～118和第6线和间距图案组的8条线图案121～128的各个遮光体构成的8条线图案131～138。
在第1掩模区域11中的第1线和间距图案组以及第4线和间距图案组的各线图案111～118，在第1区域11和第3区域13的边界位置终止。
在第3掩模区域13中的第7线和间距图案组以及第8线和间距图案组的各线图案131～138的各一部分，相对第1掩模区域11的图案的长方向倾斜配置，并且被倾斜配置的部分的间隔P3，比在第1掩模区域11中的线图案111～118的间隔P1还大，比第2掩模区域12中的线图案121～128的间隔P2小。即，P1＜P3＜P2。
而且，第1、第2、第3、第4线和间距图案组，被配置成在第1掩模区域上11上周期性重复至少2个组以上，第5、第6线和间距图案组被配置成在第2掩模区域12上周期性重复至少2个组以上，第7、第8线和间距图案组在第3掩模区域13上周期重复至少2组以上。
进而，在第1掩模区域11的另一侧(和第3掩模区域相反侧)上，和图20中所示的第3掩模区域13以及第2掩模区域12对称地存在未图示的第3掩模区域以及第2掩模区域。而且，第1掩模区域中的第2、第3线和间距图案组中的线图案111～118(第2、第3块内的各存储单元的栅线)各自的另一端，在未图示的第3掩模区域中终止。另外，第1掩模区域中的第1、第4线和间距图案组中的线图案111～118(第1、第4块内的各存储单元的栅线)各自另一端被延长，经过未图示的第3掩模区域内与未图示的第2掩模区域的线图案连接。这样，第1掩模区域11的全部线图案111～118被连接到第2掩模区域。
进而，在图20中，110是与NAND单元快的漏极侧选择栅线SG(D)对应的线图案，119是与源极侧选择栅SG(S)对应的线图案。
图21显示用光学模拟方法求声音图20的掩模图案在NAND型快闪存储器上的光敏抗蚀剂上曝光得到的抗蚀剂图案的结果。在使用该模拟方法时，光源的条件等和实施例1相同。
图21所示的抗蚀剂图案，与图20的掩模图案对应形成，看不到配线的断线、短路等，另外，也看不到线刻度极细的部分和间距极窄的部分。因而，即便是在实际中在半导体衬底上进行图案曝光的情况下，也可以确保充分的工艺容限，可以预想得到良好的配线图案。
进而，实施例6的半导体器件的制作方法，可以以上述实施例1为标准实施，另外，也可以使用图20的掩模图案的反转掩模制造。
如果采用上述的实施例1～实施例6，则可以抑制在配线间隔不同的区域间的连接区域中使用光刻法形成微细的配线图案时的分辨率和焦深的恶化，降低配线图案的断线和短路产生的可能性，可以提供可以高度集成化的半导体器件及其制造方法以及半导体器件图案曝光用掩模。
以下，说明存储单元阵列端部的图案，与其内部图案尺寸比变化大时的问题。
图22B是以往技术的非易失性半导体存储器件的存储单元阵列的主要部分的平面图，图22A是沿着图22B的22A-22A线的断面图。如图所示，在该以往的非易失性半导体存储器件中，在元件区域212的上部，经过栅绝缘膜214配置多个浮置栅电极218。浮置栅电极218各自，在元件分离区域216的上方位置分断，被分离在每个存储单元224上。在多个浮置栅电极218上部，经过栅间绝缘膜220，配置多个控制栅电极222。
具有图22A和22B所示的的存储单元阵列的非易失性半导体存储器件，可以电写入、擦除数据，是上述被称为EEPROM的半导体存储器。
EEPROM存储单元，通常，由具有叠层了浮置栅电极218和控制栅电极222的栅电极构造的MOS晶体管构成，浮置栅电极218电气浮置，其周围用栅间绝缘膜220等绝缘。
通过在该浮置栅电极218上注入电荷，或者从浮置栅电极28中释放出电荷，实现“1”或者“0”电平数据的存储。更具体地说，通过在控制栅电极222和元件区域212之间施加电位，实现对浮置栅电极218的电荷取送。而后，根据该电荷的有无，构成存储单元的MOS晶体管的阈值变化，把该阈值的变换部分的有无与上述的“1”、“0”电平对应。
对浮置栅电极218的电荷取送，通常，通过注入流过栅绝缘膜214或者栅间绝缘膜220的FN隧道电流或者热载流子进行。
接着，用图23至图27(带A、B尾标)，说明图22A和图22B所示的以往的非易失性半导体存储器件的制造方法。进而，带尾标A的图是与图22A对应的断面图，带尾标B的图是与图22B对应的平面图。
首先，如图23A和23B所示，在半导体衬底210的上部顺序淀积缓冲氧化膜226、蚀刻掩模材料(例如，氮化硅膜)228。而且，用光蚀刻技术，在形成图22A和22B的元件区域212的区域的上部形成光敏抗蚀剂图案230。在此，无论是存储单元阵列端部以及内部的哪个位置，光敏抗蚀剂图案230的线宽度都是L1，间距是T1。
接着，把图23A和23B的光敏抗蚀剂图案230作为蚀刻掩模，除去氮化硅膜228。接着，如图24A和24B所示，把形成了图案的氮化硅膜228作为蚀刻掩模，顺序除去缓冲氧化膜226以及半导体衬底210，形成多条沟(trench)232，而后，在多条沟232内部埋入绝缘膜，形成多个元件分离区域216。
接着，在顺序除去图24A和24B残存的氮化硅膜228以及缓冲氧化膜226后，如图25A和25B所示，在元件区域212的上部形成栅绝缘膜214。然后，在栅绝缘膜214形成后，在半导体衬底210的整个面上淀积构成图22A和22B的浮置栅电极218的导电材料218a。而后，如图26A和26B所示，在导电材料218a的上部，形成光敏抗蚀剂图案234。在此，无论是存储单元阵列端部以及内部的哪个位置，光敏抗蚀剂图案234的间距都是S1。
接着，把图26A和26B的光敏抗蚀剂图案234作为蚀刻掩模，在除去导电材料218a后，如图27A和27B所示，除去光敏抗蚀剂图案234。然后，如果顺序形成图22A和22B的栅间绝缘膜220、控制栅电极222，则图22A和22B所示的非易失性半导体存储器件完成。进而，虽然未图示，但在控制栅电极222形成后，顺序进行层间绝缘膜形成工序、配线工序等。
接着，说明上述以往技术的非易失性半导体存储器件的问题。图28A和28B，是显示在图22A和22B的非易失性半导体存储器件的制造工序中使用的标度线上的图案的主要部分的图，图28A相当于把图23A和23B的光敏抗蚀剂图案230转印到半导体衬底210上的标度线，图28B相当于把图26A和26B的光敏抗蚀剂图案234转印到半导体衬底210上的标度线。
例如，在图28A所示的标度线上，描绘有具有L1线宽度、T1间距的线和间距图案。在存储单元阵列的端部附近，与阵列内部相比曝光量和曝光器件的焦点加工余量小，形成所期望的图案困难。例如，当在曝光量和曝光器件的焦点中产生偏差的情况下，存储单元阵列的端部附近的图案，和阵列内部的图案相比，其尺寸的变化增大。特别是当使用超析像技术的情况下，这种倾向更加显著。因此，一般是把位于存储单元阵列端部的存储单元，或者，位于阵列端部附近的多个存储单元，作为不电气使用的空单元。由此，允许阵列端部附近的尺寸离散。
但是，实际上阵列端部附近的尺寸离散，可以成为在存储单元阵列中引起以下不良的主要原因。例如，图29，是显示图22A和22B的非易失性半导体存储器件的制造工序的断面图，和图7同样的工序对应。在图29的情况下，阵列端部的光敏抗蚀剂图案230a，和其它图案230相比，可以形成的细。而后，该阵列端部的图案230a，由于其很细缺乏安全性，在其后的工序中有破损的危险。例如，如果在曝光后的显象工序中破损，并把破损后的图案230a作为蚀刻掩模执行蚀刻，其结果，在半导体衬底210上形成错误的图案。
另外反之，由于曝光量和曝光器件的焦点的偏移，阵列端部的光敏抗蚀剂图案，和其他的图案相比，也有可能形成得太粗。图30是显示图22A的非易失性半导体存储器件的制造工序的断面图，是和图23A相同工序对应的图。另外，图31是图22A的非易失性半导体存储器件的制造工序的断面图，是与图30的蚀刻后对应的图。在图30的情况下，阵列端部的光敏抗蚀剂图案230b，与其他的图案230相比，形成得太粗。这种情况下，如果把该光敏抗蚀剂图案230、230b作为蚀刻掩模除去氮化硅膜228，进而把氮化硅膜228作为蚀刻掩模除去缓冲氧化膜226以及半导体衬底210，则如图31所示，阵列端部的沟232a的宽度，比阵列内部的沟232的宽度窄。因此，在这些沟232、232a的内部埋入绝缘膜时，宽度窄的沟232a的埋入与其它沟232的埋入相比不容易充分。其结果，在以后的工序中成为产生尘埃的原因，并且有引起在图22A的控制栅电极222之间的短路的危险。
进而，通过形成图31所示的沟232、232a，产生以下新的问题。图32是显示图22A的非易失性半导体存储器件的制造工序的断面图，相当于和图26A相同的工序。另外，图33是显示图22A的非易失性半导体存储器件的制造工序的断面图，是相当于和图27A相同的工序。
在图32中，形成阵列端部的元件区域212a的宽度，与其他元件区域212相比大。而且，由于标度线的定位偏差等原因，在光敏抗蚀剂图案234的配置上产生偏移。因此，配置元件区域212a上图案234的间距。当使用该光敏抗蚀剂图案234蚀刻导电材料218a的情况下，如图33所示，连栅绝缘膜214和元件区域212a都被腐蚀，产生衬底损伤，成为次品的原因。进而，在阵列端部上，因为相对曝光量和焦点的离散的加工余量小，所以上述现象更加显著。
以下，详细说明解决上述问题的本发明的实施例。在以下的图中，在相同或者类似的部分上标注相同或者类似的符号。
(实施例7)图34A和34B是显示本发明的实施例7的非易失性半导体存储器件的存储单元阵列的主要部分的图，图34B是其正面图，图34A是沿着图34B的34A-34A线的断面图。在该实施例7的非易失性半导体存储器件中，和图22一样，在元件区域312的上部，经过栅绝缘膜314，设置多个浮置栅电极318。浮置栅318的各自，在元件分离区域316的上方位置分断，被分离在每一存储单元324上。在多个浮置栅电极318的上部，经过栅间绝缘膜320，配置多个控制栅电极322。多个存储单元324，被配置成纵横的阵列形状，夹着元件分离区域316相邻的存储单元324的控制栅电极322被相互连接。
在实施例7中，进一步设置元件分离区域316的宽度，以满足以下的条件。即，把在存储单元阵列的端部的元件分离区域316a的宽度设置成T1，把存储单元阵列内部的元件分离区域316的宽度设置成T2，T1、T2满足以下的条件。
T1＞T2……(1)另外，浮置栅电极318的间距，被设定成满足以下的条件。即，把存储单元阵列的端部的间距设置成S，把存储单元阵列内部的间距设置成S2，S1、S2满足以下的条件。
S1＞S2……(2)进而，存储单元阵列端部的存储单元，通常作为不电气使用的空单元处理，但在实施例7中，从上述的(1)式以及(2)式可知，因为空单元的占有面积比以往增大，所以，也考虑到这部分使存储单元阵列的面积增大。但是，存储单元阵列配置非常多的存储单元，存储单元阵列的端部稍微增加些面积，相对阵列整个的面积来说只不过是非常微小的比例。因而，阵列端部的空单元占有面积的增大，不是引起存储单元阵列全体面积增加的主要原因。
使用图35至39(带尾标A、B)，说明图34A和34B所示的本发明的实施例7的非易失性半导体存储器件的制造方法。进而，带尾标A的图与图34A的断面图对应，带尾标B的图与图34B的平面图对应。
首先，最初如图35A和35B所示，在半导体衬底310的上部顺序叠层缓冲氧化膜326、蚀刻掩模材料(例如，氮化硅膜)328。当然，在缓冲氧化膜326、氮化硅膜328叠层之前，也有在半导体衬底310的表面部分上形成井区域的。缓冲氧化膜326，例如，用10nm的膜厚度形成，氮化硅膜328，例如用100nm的膜厚度形成。另外，半导体衬底310，例如，是n型或者p型硅衬底。
然后，用光蚀刻技术，在形成图34A和34B的元件区域312的区域的上部形成光敏抗蚀剂图案330。光敏抗蚀剂图案330，具有规定元件分离区域316的形成区域的开口。在此，光敏抗蚀剂图案330的间距，在阵列端部是T1，在阵列内部是T2，其大小关系是T1＞T2。另外，图40A，是显示把光敏抗蚀剂图案330转印到半导体衬底310上的标度线上的图案的主要部分的图。
接着，把图35A和35B的光敏抗蚀剂图案330作为蚀刻掩模，除去氮化硅膜328，在光敏抗蚀剂图案330除去之后，如图36A和36B所示，把形成有图案的氮化硅膜328作为蚀刻掩模，顺序除去缓冲氧化膜326以及半导体衬底310，是图34A和34B的元件分离区域316的形成区域，形成多个沟(trench)332、332b。
然后，在多个沟332、332b的内部埋入绝缘膜，形成多个元件分离区域316。在该元件分离区域316的形成中，例如，使用CMP技术。即，在多个沟332、332b形成后，在半导体衬底310上部淀积绝缘膜，使得把多个沟332、332b完全掩埋。然后，使用CMP技术除去多余的绝缘膜，就可以只在沟332内部残留绝缘膜。
接着，除去作为缓冲氧化膜326以及半导体衬底310的蚀刻掩模的氮化硅膜328。通常，该氮化硅膜328，通过使用热磷酸的湿蚀刻有选择地除去。接着，缓冲氧化膜326，例如，也是通过使用稀氟酸的湿蚀刻除去。然后，在这些膜除去之后，在半导体衬底310的表面上形成栅绝缘膜314，例如，采用热氧化的极薄氧化膜。
然后，如图37A和37B所示，在半导体衬底310的整个面上，淀积构成图34A和34B的浮置栅318的导电材料318a，例如，淀积非晶硅膜，或者多晶硅膜。
然后，如图38A和38B所示，在半导体衬底318a的上部，形成光敏抗蚀剂图案334。在此，光敏抗蚀剂图案334的间距，在阵列端部是S1，在阵列内部是S2，其大小关系是S1＞S2。另外，图40是显示把光敏抗蚀剂图案334转印到半导体衬底310上的标度线上的图案的主要部分的图。
以下，把图38A和38B的光敏抗蚀剂图案334作为蚀刻掩模，在除去导电材料318a之后，如图39A和39B所示，除去光敏抗蚀剂图案334。然后，如果顺序形成图34A和34B的栅间绝缘膜320、控制栅电极322，则图34A和34B所示的非易失性半导体存储器件完成。
栅间绝缘膜320，例如，由作为氧化膜/氮化硅膜/氧化膜的叠层构造的ONO膜组成，另外，控制栅电极322，和浮置栅电极318一样，由导电材料构成。作为该导电材料，例如，非晶硅膜、多晶硅膜，或者，它们和钨膜和钨硅化物膜的叠层膜是有代表性的。进而，虽然未图示，但在控制栅电极322形成之后，顺序进行层间绝缘膜形成工序、配线工序等。
这样，在本发明的实施例7的非易失性半导体存储器件中，如图35A和35B所示，规定元件分离区域316的宽度的光敏抗蚀剂图案330的间距，变为T1(阵列端部)＞T2(阵列内部)。即，如图40A所示，把光敏抗蚀剂图案330转印到半导体衬底310上的标度线上的图案的间距，被预先规定为T1(阵列端部)＞T2(阵列内部)。与此对应，进而，如图38A和38B所示，规定浮置栅电极318间的间距的光敏抗蚀剂图案334的间距，变为S1(阵列端部)＞S2(阵列内部)。即，如图40B所示，把光敏抗蚀剂图案334转印到半导体衬底310上的标度线上的图案的间距，被预先规定为S1(阵列端部)＞S2(阵列内部)。
因此，即使当阵列端部的光敏抗蚀剂330形成得粗的情况下，阵列端部的间距与阵列内部相比也不会变得极窄，由此，在以往技术中成问题的在阵列端部的绝缘膜的掩埋性提高，可以抑制各种不良。
进而，即使当阵列端部的尺寸变化和标度线的定位产生偏差的情况下，也可以防止在阵列端部的元件区域312的上方配置浮置栅电极318之间的间距。由此，可以防止在以往技术中成问题的阵列端部的衬底损伤，可以谋求提高制造成品率以及可靠性。
(实施例8)图41A和41B是显示本发明的实施例8的非易失性半导体存储器件的存储单元阵列的主要部分的图，图41B是其正面图，图41A是沿着图41B的41A-41A线的断面图。
实施例8，在实施例7中，进一步设定元件区域312的宽度满足以下的条件。即，在把存储单元阵列的端部的元件区域312b的宽度设置为L1，把存储单元阵列内部的元件区域312的宽度设置为L2的情况下，L1、L2满足以下的条件。
L1＞L2……(3)这样，在本发明的实施例8的非易失性半导体存储器件中，规定元件区域12的宽度的光敏抗蚀剂图案(参照图35A和35B的光敏抗蚀剂330)的线，为L1(阵列端部)＞L2(阵列内部)。即，如图42B所示，把该光敏抗蚀剂图案转印到半导体衬底310上的标度线上的图案的线，被预先规定为L1(阵列端部)＞L2(阵列内部)。
因此。如果采用本发明的实施例8，则加上实施例7的效果，即使在阵列端部的光敏抗蚀剂图案330形成得很细的情况下，也可以维持不破损的宽度。由此，可以防止形成由于破损的光敏抗蚀剂产生的错误图案。
(实施例9)图34A和34B是显示本发明的实施例9的非易失性半导体存储器件的存储单元阵列的主要部分的图，图34B是其正面图，图34A是沿着图34B的43A-43A线的断面图。上述实施例7和8的元件分离，用STI(shallow trench isolation)构造构成，但本实施例9，作为元件分离构造，采用自调整STI(SA-STI)构造。另外，在本实施例9中，和实施例8一样，元件分离区域316的宽度、浮置栅电极318间的间距以及元件区域312的宽度各自，满足和上述实施例8一样的关系。
以下，参照图44至48(带尾标A、B)，说明图43A和43B所示的本发明实施例9的非易失性半导体存储器件的制造方法。进而，带尾标A的图是与图43A对应的断面图，带尾标B的图是与图43B对应的平面图。
首先，最初如图44A和44B所示，在半导体衬底310的整个面上，形成栅绝缘膜314，例如，形成通过热氧化产生的极薄的氧化膜，接着，淀积作为浮置栅电极318的构成材料的导电材料318c。进一步，在导电材料318c的上部，淀积掩模材料336，例如氮化硅膜。然后，用光刻法技术，在氮化硅膜336上部形成光敏抗蚀剂图案338。在此，光敏抗蚀剂图案338的间距，在阵列端部上是T1，在阵列内部是T2，其大小关系是T1＞T2。另外，其宽度在阵列端部是L1，在阵列内部是L2。其大小关系是L1＞L2。
接着，把光敏抗蚀剂338作为蚀刻掩模，除去氮化硅膜336。在光敏抗蚀剂图案338除去后，这次把形成有图案的氮化膜336作为蚀刻掩模，顺序除去导电材料318c、栅绝缘膜314以及半导体衬底310，如图45A和45B所示，形成多个沟(沟槽)332。通过该蚀刻，可以自己整合形成图43A和43B的元件区域312和浮置栅电极318。
然后，如图45A和45B所示，在多个沟332的内部埋入绝缘膜，形成多个元件分离区域316。在该元件分离区域316的形成中，例如，使用CMP技术。即，在多个沟332形成后，在半导体衬底310的上部淀积绝缘膜，将该沟332完全掩埋。然后，在用CMP技术除去多余的绝缘膜后，就可以只在沟332内部残留绝缘膜。
接着，除去残留在半导体衬底310上部的氮化硅膜336。通常，该氮化硅膜336，通过使用热磷酸的湿蚀刻有选择地除去。通过该除去，导电材料318c的上部露出。
然后，如图46A和46B所示，在半导体衬底310的整个面上淀积导电材料318d。这时，导电材料318c和导电材料318d电气连接。导电材料318d，和导电材料318c一样，由非晶硅膜或者多晶硅膜构成。
然后，如图47A和47B所示，在导电材料318d的上部形成光敏抗蚀剂图案340。在此，光敏抗蚀剂图案340的间距，在阵列端部是S1，在阵列内部是S2，其大小关系是S1＞S2。
以下，把图47A和47B的光敏抗蚀剂图案340作为蚀刻掩模，在除去导电材料318d之后，如图48A和48B所示，除去光敏抗蚀剂图案340。此时，由导电材料318c和导电材料318d构成的浮置栅电极318完成。
而后，如果顺序形成图43A和43B的栅间绝缘膜320，控制栅电极322，则图43A和43B所示的非易失性半导体存储器件完成。栅间绝缘膜320，例如，由作为氧化膜/氮化硅膜/氧化膜的叠层构造的ONO膜构成，另外，控制栅电极322，和浮置栅电极318一样由导电材料构成。作为该导电材料，例如，一般是非晶硅膜、多晶硅膜，或者，它们和钨膜或者钨硅化物膜的叠层膜。进而，虽然未图示，但在控制栅电极322形成后，顺序进行层间绝缘摸形成工序、配线工序等。
这样，如果采用本发明的实施例9，则即使在自调整STI构造的非易失性半导体存储器件中，也可以得到和上述实施例7以及实施例8一样的效果。
(实施例10)图49A和图49B，是显示本发明的实施例10的非易失性半导体存储器件的存储单元阵列的主要部分的图，图49B是其平面图，图49A是沿着图49B的49A-49A线的断面图。
实施例7以及实施例8的元件分离，用STI构造构成，但本实施例10，作为元件分离构造采用LOCOS构造。另外，在该实施例10中，和实施例8一样，元件分离区域316的宽度、浮置栅电极318间的间距以及元件区域312的宽度各自，满足和实施例8一样的关系。
这样，如果采用本发明的实施例10，则即使在元件分离构造中采用LOCOS构造的情况下，也可以呈现出和实施例7、8一样的效果。
(实施例11)图50A和图50B是显示本发明的实施例11的非易失性半导体存储器件的存储单元阵列的主要部分的图。图50B是其平面图，图50A是沿着图50B的50A-50A线的断面图。
在实施例7-10中，只把在存储单元阵列中的元件分离区域316的宽度、浮置栅电极318间的间距以及元件区域312的宽度设定的比阵列内部的宽度大，但在本实施例11中，并不限于阵列端部的元件分离区域316等，还把从阵列端部向内部方向位于第2、第3、……、位置上的元件分离区域316的宽度设定得比阵列内部大。
如图50A和图50B所示，在本实施例11的非易失性半导体存储器件中，第1，设定元件分离区域316的宽度满足以下的条件。即，把存储单元阵列的端部的元件分离区域316的宽度设定为T1，从存储单元阵列的端部向内部方向把第2元件分离区域316的宽度设定为T2，把存储单元阵列的内部的元件分离区域316的宽度设定为T3，这种情况下，T1、T2、T3满足以下条件。
T1＞T2＞T3……(4)第2，设定浮置栅电极318间的间距，满足以下的条件。即，把在存储单元阵列的端部的间距设置为S1，把从存储单元阵列的端部向内部方向第2间距设置为S2，把在存储单元阵列内部的间距设置为S3，这种情况下，S1、S2、S3满足以下条件。
S1＞S2＞S3……(5)第3，把存储单元阵列的端部上的元件区域312的宽度设定为L1，把从存储单元阵列端部向内部方向第2元件区域的宽度设定为L2，把存储单元阵列的内部的元件区域312的宽度设定为L3，这种情况下，L1、L2、L3满足以下的条件。
L1＞L2＞L3……(6)这样，如果采用本发明的实施例11，则可以更显著地实现上述实施例7、8的效果。
(实施例12)在上述实施例7至实施例11中，如图34、41、43、49、50(带尾标A、B)所示，在存储单元阵列端部中的浮置电极318，在阵列外侧被完全除去，但本发明并不限于此。例如，如图51A和51B所示，即使在阵列外侧344中，构成残留浮置栅电极的结构也没关系。
图51A和51B的构成，因为除了在存储单元阵列端部的浮置栅电极318之外(阵列外侧344)，和图41A和41B的构成相同，故而省略详细说明。
以上的实施例7至12以NAND性非易失性半导体存储器件为例进行了说明，但本发明并不限于此，也可以适用于NOR型、AND型、DINOR型等的可以电改写的非易失性半导体存储器件的存储单元阵列构成。另外，并不限于非易失性也可以适用于全部半导体存储器件。
在实施例7至12的标度线中，有在阵列端部附近因图案规则性的破损，而不能形成如标度线那样的光敏抗蚀剂图案的情况。因此，例如，也可以进行把阵列端部的线宽度设定成比阵列内部的线宽度粗等的补正。
另外，在实施例7至12中，以适用被曝光的部分成为光敏抗蚀剂的间距的正片型抗蚀剂的情况为例进行了说明，但反之也可以适用曝光的部分成为光敏抗蚀剂的负片型的抗蚀剂。这种情况下，上述实施例的标度线的间距，只要使用使白黑反转的图案即可。
进而，实施例7至12的标度线，可以是其遮光部分为铬等的完全遮光型，另外，也可以如网版型相位移位掩模那样，使一部分光线透过或者使相位变化。另外，也可以是相邻的线图案的相位不同的，交互型相位移位掩模。
权利要求
1.一种半导体器件，具备半导体衬底；在上述半导体衬底上的第1区域上，分别隔着线间间距S顺序排列由分别具有线宽度L的导电体组成的第1、第2、第3、第4线图案形成的第1线和间距图案组；在上述半导体衬底上的第2区域上，隔着线间间距S以上的刻度顺序排列由分别具有线宽度L以上的导电体组成的第5、第6线图案形成的第2线和间距图案组；在上述半导体衬底上的上述第1区域和第2区域之间存在的第3区域上，形成有由连接上述第1线图案和上述第5线图案的导电体构成的第7线图案以及由连接上述第3线图案和上述第6线图案的导电体组成的第8线图案的第3线和间距图案组，上述第2线图案在上述第1区域和第3区域的边界位置终止，上述第4线图案在上述第3区域和第2区域的边界位置终止。
2.权利要求1的半导体器件，上述第7线图案形成为使得在第3区域内的长度方向的中途线宽度变化，上述第5线图案一方比上述第1线图案一方的线宽度粗，上述第8线图案形成为使得在第3区域内的长度方向的中途线宽度变化，上述第6线图案一方比上述第3线图案一方的线宽度粗。
3.权利要求1的半导体器件，上述第7线图案以及第8线图案的线宽度变化的位置，在从上述第3区域和第1区域的边界位置开始在长度方向上的上述S以上的位置，并且，在从上述第3区域和第2区域的边界位置开始在长度方向上的上述L以上的位置。
4.权利要求2的半导体器件，上述第8线图案和上述第4线图案的间距，在上述第3区域中是上述S。
5.权利要求1的半导体器件，上述第1区域是形成有存储单元阵列的区域，上述第2区域是形成有存储单元外围电路的区域。
6.一种半导体器件，具备半导体衬底；在上述半导体衬底上的第1区域上，隔着线间间距S顺序排列由导电体组成的n(n是偶数)条线图案形成的第1线和间距图案组；在上述半导体衬底上的第2区域上，隔着规定的线间间距重复由电体组成的n/2条的线图案形成的第2线和间距图案组；在上述半导体衬底上的上述第1区域和第2区域之间存在的第3区域上，形成由连接上述第1线和间距图案组中的每隔1个的n/2条的线图案和上述第2线和间距图案组的上述n/2线图案的n/2条导电体组成的线图案的第3线和间距图案组，未连接上述第1线和间距图案组中的上述第2线和间距图案组的n/2条的线图案，在第1区域和第3区域的边界位置、上述第3区域和第2区域的边界位置、第3区域内的某一位置终止。
7.权利要求6所述的半导体器件，上述第3线和间距图案组的各线图案形成为在第3区域内的长度方向的中途线宽度变化，上述第2区域一方的线宽度比上述第1区域一方的线宽度粗。
8.权利要求7的半导体器件，未连接上述第1线和间距图案组中的上述第2线和间距图案组的n/2线图案，按照排列顺序终端位置接近上述第2区域，上述第3线和间距图案组，按照排列顺序上述线宽度变化的位置接近上述第2区域。
9.权利要求5的半导体器件，在上述第3区域中，相互邻接的线图案间的间距是上述S。
10.权利要求5的半导体器件，上述第1区域是形成有存储单元阵列的区域，上述第2区域是形成有存储单元外围电路的区域。
11.一种半导体器件，具备半导体衬底；在上述半导体衬底上的第1区域上形成隔着第1线间间距以间隔P1顺序排列分别由导电体组成的n条线图案形成的第1、第2、第3、第4线和间距图案组；在上述半导体衬底上的第2区域上隔着第2线间间距以比P1大的P2间隔重复分别由导电体组成的n条线图案形成的第5、第6线和间距图案组；在上述半导体衬底上的上述第1区域和第2区域之间存在的第3区域上的第7线和间距图案组，它重复由连接由上述第2线和间距图案组的n条导电体组成的线图案和由上述第5线和间距图案组的n条导电体组成的线图案的n条导电体构成的线图案以及线间间距形成，以及，第8线和间距图案组，它重复由连接上述第3线和间距图案组的n条导电体组成的线图案和由上述第6线和间距图案的n条导电体组成的线图案的n条导电体构成的线图案以及线间间距形成，上述第1线和间距图案组以及第4线和间距图案组的各线图案在上述第1区域和第3区域的边界位置以及第3区域内终止，上述第7线和间距图案组以及第8线和间距图案组的各线图案的各一部分，被配置成相对上述第1区域的图案的长方向倾斜，并且被倾斜配置的部分的间隔P3满足P1＜P3＜P2。
12.权利要求11的半导体器件，上述第1区域是形成有存储单元阵列的区域，上述第2区域是形成有存储单元外围电路的区域。
13.权利要求11的半导体器件，上述第1区域，是形成有NAND型快闪存储器的存储单元阵列的区域，上述第2区域是形成有存储单元外围电路的区域，在上述第1区域中的线和间距图案的n条线图案，被连接在构成上述存储单元阵列的单位块的被串联连接的多个存储单元上以及夹着它们被串联连接的选择晶体管中的上述多个存储单元的各栅上。
14.一种半导体存储器件，具备半导体衬底；被配置在上述半导体衬底的主面上的多个元件分离区域；被配置在上述半导体衬底的主面上，包围上述元件分离区域的多个元件区域；被配置在上述元件区域上的多个存储单元，上述多个存储单元构成存储单元阵列，存储单元的各自具有栅电极，上述多个元件分离区域中在上述存储单元阵列的端部上的元件分离区域的宽度，比上述存储单元阵列内部的元件分离区域的宽度还大，并且，上述存储单元阵列的端部的上述栅电极的相邻的栅电极的间隔，比上述存储单元阵列内部的上述栅电极的相邻的栅电极的间隔还大。
15.权利要求14的半导体存储器件，上述多个元件区域中在上述存储单元阵列端部的元件区域的宽度比上述存储单元阵列内部的元件区域的宽度大。
16.权利要求15的半导体存储器件，在上述多个元件区域中，从上述存储单元阵列的端部向内部方向第n个(n自然数)元件区域的宽度Ln具有以下关系Ln-1＞Ln＞Ln+1
17.权利要求14的半导体存储器件，在上述多个元件分离区域中，从上述存储单元阵列的端部向内部方向第n个(n自然数)元件分离区域的宽度Tn具有以下关系Tn-1＞Tn＞Tn+1
18.权利要求14的半导体存储器件，从存储单元阵列的端部向内部方向第n(n是自然数)个上述栅电极和相邻的栅电极的间隔Sn有以下关系Sn-1＞Sn＞Sn+1
19.一种半导体存储器件的制造方法，具有以下步骤半导体衬底的主面上形成元件分离区域，使得在存储单元阵列的端部上的元件分离区域宽度比在上述存储单元阵列的内部的元件分离区域宽度还大；形成栅电极，使得在被包围在上述元件分离区域中的元件区域的上部上，上述存储单元阵列的端部上的栅电极间隔比上述存储单元阵列内部的栅电极间隔还大。
20.权利要求19的半导体存储器件的制造方法，形成上述元件分离区域的步骤，包含形成上述元件区域的步骤，它使得在上述存储单元阵列的端部上的元件区域宽度比上述存储单元阵列内部的元件区域宽度还大。
21.权利要求20的半导体存储器件的制造方法，形成上述元件分离区域的步骤，包含形成从上述存储单元阵列的端部向内部方向的第n(n是自然数)个元件区域宽度Ln，使其具有Ln-1＞Ln＞Ln+1的关系。
22.权利要求19的半导体存储器件的制造方法，形成上述元件分离区域的步骤，包含形成从上述存储单元阵列的端部向内部方向的第n(n是自然数)个元件分离区域宽度Tn，使其具有Tn-1＞Tn＞Tn+1的关系。
23.权利要求19的半导体存储器件的制造方法，形成上述栅电极的步骤，包含形成从上述存储单元阵列的端部向内部方向的第n(n是自然数)个栅电极间隔Sn，使其具有Sn-1＞Sn＞Sn+1的关系。
全文摘要
作为连接在半导体衬底上线和间距宽度不同的2个线和间距图案组的区域的配线图案,线和间距宽度小的区域的线图案的偶数的图案,在和线和间距宽度大的区域的线图案连接的同时,在长度方向的中途使线宽度阶梯形加粗,线和间距宽度小的区域的线图案的奇数的图案,使其终端位置在连接区域中各不相同。由此,抑制在连接区域上使用光刻法形成细微的配线图案时的析像度和焦深的恶化。
文档编号H01L21/8247GK1339824SQ01125590
公开日2002年3月13日 申请日期2001年8月16日 优先权日2000年8月17日
发明者竹内祐司, 荒井史隆 申请人:株式会社东芝