专利名称：层叠型半导体器件的制作方法
(本申请基于并要求2000年9月28日递交的日本专利申请No。2000-296822为优先权，其全部内容在此引入作为参考)
但是，还没有把半导体集成电路芯片的效果层叠起来的方法的提案。
本发明的第二方面是一种层叠型半导体器件，由至少三个包含半导体集成电路芯片且具有规格的半导体集成电路器件层叠而形成，其中上述半导体集成电路器件中的最下层的或最上层的半导体集成电路器件的规格的值为最小或最大。
本发明的第三方面是一种层叠型半导体器件，由至少两个包含半导体集成电路芯片且具有规格的半导体集成电路器件层叠而形成，其中相邻的上述半导体集成电路器件之间通过贯通上述半导体集成电路器件的导电材料电气连接，上述半导体集成电路器件中的最下层的或最上层的半导体集成电路器件的除尺寸之外的规格的值为最小或最大。
本发明的第四方面是一种层叠型半导体器件，由包含半导体集成电路芯片且具有规格的多个半导体集成电路器件层叠而成，其中上述层叠型半导体器件具有由上述半导体集成电路器件中的预定个数的特定半导体集成电路器件构成的组，上述预定个数为2以上且小于上述半导体集成电路器件的总个数，上述特定的半导体集成电路器件的规格的值的任一个都在预定范围内，且上述特定的半导体集成电路器件连续地层叠。
本发明的第五方面是一种层叠型半导体器件，由包含半导体集成电路芯片的多个半导体集成电路器件层叠组成，其中上述半导体集成电路器件中的相互之间信号收发量最多的特定半导体集成电路器件连续地层叠。
本发明的第六方面是一种层叠型半导体器件，包括含有半导体集成电路芯片且在同一表面上设置有多个的第一半导体集成电路器件；以及含有半导体集成电路芯片且夹着上述多个第一半导体集成电路器件的多个第二半导体集成电路器件。
在衬底基板BS上层积有多个半导体集成电路芯片(LSI芯片)S1～S5。衬底基板BS用作母板，设置有端子TM以及图中未示出的布线图案和电源等。
在半导体集成电路芯片S1～S5上设置贯通半导体集成电路芯片的由导电材料构成的贯通插头TP。衬底基板BS的端子TM通过导电性连接材料CN连接在最下层的贯通插头TP之间和相邻接的贯通插头TP之间。导电性连接材料CN采用例如BGA(球栅阵列)。衬底基板BS和半导体集成电路芯片之间、以及半导体集成电路芯片相互之间通过贯通插头TP和导电性连接材料CN进行信号的收发。
图1B展示了根据本发明的实施方案的层叠型半导体器件的第二构成例。
在衬底基板BS上层积有多个半导体集成电路芯片(LSI芯片)S1～S5。衬底基板BS用作母板，设置有端子TM以及图中未示出的布线图案和电源等。
半导体集成电路芯片S1～S5搭载在基板SBA1～SBA5上。在基板SBA1～SBA5上设置与半导体集成电路芯片S1～S5的端子和后面说的贯通插头TP电连接的布线(未图示)。基板SBB1～SBB5夹在衬底基板BS和最下层的基板SBA1之间、和相邻接的基板SBA1～SBA5之间。在基板SBB1～SBB5的中央形成孔穴，与该孔穴对应地配置半导体集成电路芯片S1～S5。
在基板SBA1～SBA5和基板SBB1～SBB5上设置贯通半导体集成电路芯片的由导电材料构成的贯通插头TP。衬底基板BS的端子TM通过导电性连接材料CN连接在最下层的贯通插头TP之间和相邻接的贯通插头TP之间。导电性连接材料CN采用例如锡焊。衬底基板BS和半导体集成电路芯片之间、以及半导体集成电路芯片相互之间通过贯通插头TP、导电性连接材料CN以及在基板SBA1～SBA5上设置的布线(图中未示出)进行信号的收发。
另外，例如，如图1A所示，在通过贯通插头将半导体集成电路芯片(S1～S5)之类直接连接时，半导体集成电路芯片本身与半导体集成电路器件相对应。
另外，例如，如图1B所示，搭载有半导体集成电路芯片(S1～S5)的基板(SBA1～SBA5)通过贯通插头相连接时，由半导体集成电路芯片(例如S1)和基板(例如SBA1)构成的附有芯片的基板与半导体集成电路器件相对应。在这样的附有芯片的基板中，半导体集成电路器件的规格，可以是半导体集成电路芯片自身的规格，也可以是附有芯片的基板的规格。
要言之，半导体集成电路器件可以是半导体集成电路芯片，也可以包含半导体集成电路芯片和其它要素(基板等)的器件。而且，半导体集成电路器件的规格，可以是半导体集成电路芯片的规格(情形1)，也可以是包含半导体集成电路芯片和其它要素(基板等)的器件的规格(情形2)。
在下面的说明中，为了简单起见，假定为情形1进行说明，但对于情形2也是一样的。
下面，说明根据本实施方案的层叠型半导体器件的层叠方法中的基本类型。(类型1)本类型是按规格值的大小顺序层叠至少三个以上预定的半导体集成电路芯片的情况。
图2A和2B示意性地展示本类型的一例。横轴是半导体集成电路芯片S1～S5的层叠顺序，纵轴是各半导体集成电路芯片S1～S5的规格的值(耗电量等)。在图2A和2B的例子中，在半导体集成电路芯片S2～S4的层叠范围内，规格值增大或减小，但在4层以上的层叠范围内规格值增大或减小当然也是可以的。
图3A和3B示意性地展示了本类型的另一例。规格值相同的两个以上芯片(图中例子的S3和S4)相邻接也是可以的。即，即使有多个规格值相同的芯片，也可以在至少两个以上的阶段上使规格值增大或减小。
图4A和4B示意性展示本类型的另一例。本例是在三个以上的预定芯片中至少包含最下层芯片S1和最上层芯片S5中的至少一个的例子。图中的例子中，三个以上的预定芯片包含芯片S1和S5，在整个层叠范围内规格值增大或减小。另外，如图3A和3B所示，也可以是规格值相同的芯片相邻接。
图5A和5B示意性展示本类型的另一例。本例是在三个以上的预定芯片中至少不包含最下层芯片S1和最上层芯片S5中的至少一个的例子。图中的例子中，规格值最大或最小的芯片S3是最下层的芯片S1和最上层的芯片S5之外的其它芯片。另外，如图3A和3B所示，也可以是规格值相同的芯片相邻接。
图6A和6B示意性地展示了本类型的另一例。本例是在预定的芯片之间夹有特定的芯片。在图中的例子中中，特定的芯片S3与芯片S3两侧邻接的芯片S2和S4相比，规格值大或小。特定的芯片S3以外的芯片S1、S2、S4和S5的规格值增加或减小。(类型2)本类型是在全部层叠范围内的半导体集成电路芯片中，最下层或最上层的半导体集成电路芯片的规格值为最大或最小的情况。半导体集成电路芯片的全部层叠数为两个以上或三个以上。
图7A和7B示意地展示了本类型的一例。图中所示的例子中，最下层的芯片S1的规格值为最大或最小，但若最上层的芯片S5的规格值为最大或最小当然也是可以的。
最下层的芯片S1的规格值为最小(或最大)时，规格值第二小的芯片是最上层的芯片S5也可以。相反地，最上层的芯片S5的规格值为最小(或最大)时，规格值第二小的芯片是最下层的芯片S1也可以。另外，规格值为最大或最小的芯片为多个时，可以把它们配置为最下层和最上层，图5A和5B就是这样的例子，也可相当于本类型的例子。(类型3)本类型是构成规格值在预定范围内的芯片的组，该组中含有的至少两上以上的半导体集成电路芯片连续层叠的情况。
图8示意性地展示本类型的一例。在图8所示的例子中，芯片S1和S2、S3和S4、S5和S6分别构成一组。另外，在图8所示的例子中，一组含两个芯片，但即使是三个以上也可以。另外，各组中含的芯片数也可以不同。而且任一组不含芯片也是可以的。(类型4)本类型是在预定的层叠位置配置多个半导体集成电路芯片中的一个或两个以上的特定的半导体集成电路芯片的情况。
图9示意性展示本类型的一例。本例中，是将多个芯片中的特定的半导体集成电路芯片(在图9所示的例子中是S2和S3)连续层叠的情况。代表性地，使全部芯片中的相互间信号收发量最多的特定芯片连续层叠。另外，也可以是规格值最接近的芯片连续地层叠(这也包含在类型3的分组化的概念中。)图10示意性展示本发明的另一例。图中的例子中，全部芯片中的与衬底基板BS的信号收发量最多的芯片S1配置在离衬底基板BS最近的位置上。另外，图10所示的概念也包含在类型2的概念中。
图11示意性展示本发明的另一例。图中的例子中，全部芯片中的与外部的信号收发量最多的芯片S5配置在离衬底基板BS最远的位置上。另外，图11所示的概念也包含在类型2的概念中。
另外，在上述各类型中，作为半导体集成电路芯片的规格，有耗电量、工作电压、工作电压数、工作电流、保证工作温度、产生电磁波量、工作频率、尺寸、连接端子数目、连接端子间距、厚度、与搭载上述半导体集成电路芯片的衬底基板的信号收发量、和与外部的信号收发量等。
如上所述，通过使半导体集成电路芯片的层叠的方法最优化，可以得到性能优良的层叠性半导体器件。
另外，上述的层叠的方法，如图1A或1B所示，对于用贯通插头把相邻的芯片间电气连接的层叠型半导体器件是有效的。例如，在用引线键合把芯片间电气连接的情况下，从引线键合容易的观点出发，可以以例如在大芯片上配置小芯片的方式基于芯片的尺寸进行制约。因此，认为芯片层叠的方法的自由度少。在用贯通插头把芯片间电气连接的情况下，没有上述制约。由于可以采用例如图1C所示的构成例，可以基于芯片的尺寸以外的规格，适用前面所述的各种层叠的方法。
下面，说明针对各规格的值的半导体集成电路芯片的具体的层叠方法。另外，以下的具体例中所述的层叠的方法是一例，基本上可以采用上述各类型中所述的种种层叠的方法。(具体例1)本例是基于半导体集成电路芯片S1～S5的耗电量(例如最大耗电量)层叠各芯片的情况。
在内藏有互不相同的机能的多个芯片叠层的场合，考虑到各芯片的耗电量，换言之，考虑到各芯片产生的热的流动，必须进行模块全体的放热(冷却)。于是，可以象下面的具体例1A或1B那样使各芯片层叠。(具体例1A)
本例是相对于热的扩散和传输方向，从耗电量多即发热量多的芯片依次层叠芯片。例如象图4B那样地层叠各芯片。
由此，通过把耗电量多的芯片配置在衬底基板BS侧即散热器侧，可以使耗电量多的芯片的热更早地有效地散发到散热器侧。因此，耗电量少的芯片的热也能有效地散发到散热器，可以有效地进行模块全体的放热(冷却)。
另外，在芯片的两侧(芯片S1侧和芯片S5侧)配置散热器时，象例如图5B那样地层叠各芯片也是可以的。此外，在本例中，象例如图2B、3B、6B、7B那样地层叠各芯片也是可以的。(具体例1B)本例是相对于热的扩散和传输方向，从耗电量少即发热量少的芯片依次层叠芯片。例如象图4A那样地层叠各芯片。
如果耗电量多的芯片位于衬底基板BS侧即散热器侧，这样的耗电量多的芯片用作热扩散的阻挡层。由此，会妨碍从耗电量少的芯片到散热器的热扩散。
本例中，由于把耗电量少的芯片配置在衬底基板BS侧，耗电量多的芯片不会成为热扩散阻挡层。由此，可以根据温度梯度，从耗电量多的芯片耗电量少的芯片，再到散热器进行有效的热扩散，可以有效地进行模块全体的放热(冷却)。
另外，在芯片的两侧(芯片S1侧和芯片S5侧)配置散热器时，象例如图5A那样地层叠各芯片也是可以的。此外，在本例中，象例如图2A、3A、5A、7A那样地层叠各芯片也是可以的。(具体例2)本例是基于半导体集成电路芯片S1～S5的工作电压电源电压和工作电压数(电源电压数)层叠各芯片的情况。
多个芯片层叠构成模块的情况下，各芯片的工作电压和工作电压数不同。在这样的情况下，必须考虑电压降和与电源的连接等进行各芯片的层叠，于是，象下面的具体例2A～2D那样地层叠各芯片。(具体例2A)
本例是从工作电压(电源电压)高的芯片依次层叠各芯片的情况。例如，如图4B所示地层叠各芯片。另外，当一个芯片内有多个工作电压时，以例如最大工作电压为基准，比较各芯片的工作电压。
从衬底基板即电源基板向各芯片供给电压时，离电源远的一侧的芯片经过中间的芯片供给电压。一般地，工作电压低的芯片的容许工作电压也低。因此，作为电压供给路线的途中的芯片的工作电压低时，误动作或破坏的可靠性降低。
在本例中，工作电压高的芯片配置在衬底基板BS侧。因此，从衬底基板的电源向作为电压供给路线的途中的芯片，不供给比该途中的芯片的工作电压更高的电压。因此，可防止误动作或破坏等的可靠性的下降。
另外，在芯片的两侧(芯片S1侧和芯片S5侧)配置电源基板时，象例如图5B那样地层叠各芯片也是可以的。此外，在本例中，象例如图2B、3B、6B、7B那样地层叠各芯片也是可以的。(具体例2B)本例是从工作电压(电源电压)低的芯片依次层叠各芯片的情况。例如，如图4A所示地层叠各芯片。另外，当一个芯片内有多个工作电压时，以例如最大工作电压为基准，比较各芯片的工作电压。
从衬底基板即电源基板向各芯片供给电压时，由于离电源远一侧的芯片比离电源近的芯片的电压供给路线长，易产生电压下降。电压下降的影响对工作电压低的芯片更大。在本例中，工作电压低的芯片配置在衬底基板BS侧。所以，从作为模块整体来看时，可以减小电压下降的影响，提高可靠性等。
另外，在芯片的两侧(芯片S1侧和芯片S5侧)配置电源基板时，象例如图5A那样地层叠各芯片也是可以的。此外，在本例中，象例如图2A、3A、6A、7A那样地层叠各芯片也是可以的。(具体例2C)本例是在各芯片的工作电压数(电源电压数)不同时，例如使具有一个工作电压的芯片和具有两个工作电压的芯片相层叠时，把工作电压数多的芯片配置在衬底基板BS侧即电源基板侧的情况。例如，如图4B所示地层叠各芯片。
这样地，通过把工作电压数多的芯片配置在衬底基板BS侧即电源基板侧，可以减少用来从衬底基板BS向各芯片供给电源电压的贯通插头数，由此可以降低工艺成本并提高可靠性。
另外，在芯片的两侧(芯片S1侧和芯片S5侧)配置电源基板时，象例如图5B那样地层叠各芯片也是可以的。此外，在本例中，象例如图2B、3B、6B、7B那样地层叠各芯片也是可以的。(具体例2D)本例是在由例如单一工作电压数的芯片构成模块时，将工作电压相近或相同的多个芯片分组，使该组内的芯片连续地层叠。例如，象图8那样地层叠各芯片。
通过使例如工作电压相同的芯片构成组，可以使电源端子共用化，可以减少用来从衬底基板向各芯片供应电源电压的贯通插头数，因此可以降低工艺成本并提高可靠性。(具体例3)本例是基于半导体集成电路芯片S1～S5的工作电流层叠各芯片的情况。
在各芯片的工作电流不同时，必须考虑各芯片的工作电流层叠各芯片。于是，如下所述地层叠各芯片。
本例是各芯片的工作电流不同时，以工作电流(例如最大工作电流)的大小为顺序层叠各芯片。例如，象图4B那样层叠各芯片。
从衬底基板即电源基板向各芯片供应电流时，离电源基板远的一侧的芯片比离基板近的一侧的芯片的电流供应路线长。因此，离电源基板远的一侧的芯片的电流供应路线的电阻成分大。如果把工作电流大的芯片配置成离电源远的一侧的芯片，由于电压＝电流×电阻的关系，电压的损失增加。在本例中，把工作电流大的芯片配置在衬底基板BS侧即电源基板侧，即把工作电流大的芯片配量在电流路线的电阻成分小的位置，从而可以把电压损失抑制到最小限度。
另外，在芯片的两侧(芯片S1侧和芯片S5侧)配置电源基板时，象例如图5B那样地层叠各芯片也是可以的。此外，在本例中，象例如图2B、3B、6B、7B那样地层叠各芯片也是可以的。(具体例4)本例是基于半导体集成电路芯片S1～S5的保证工作温度层叠各芯片的情况。
多个芯片层叠以模块化时，必需考虑各芯片的保证工作温度(可靠性基准)，确保模块整体的可靠性。于是，如下所述地层叠各芯片。
本例是，在芯片间的保证工作温度不同时，通过把保证工作温度相近或相同的芯片分成组，使该组内的芯片连续地层叠，确保可靠性基准。例如，对应于图8的概念。另外，也可以把保证工作温度最低的芯片配置在温度也最低的层叠位置(以温度最低的方式热设计的层叠位置)。而且，也可以使模块整体的保证工作温度与保证工作温度最低的芯片的基准一致。
这样地，通过考虑保证工作温度来层叠各芯片，可以确保模块整体的可靠性(长寿命化等)，通过使保证工作温度接近的芯片邻近地层叠，容易进行可靠性的控制。(具体例5)本例是基于半导体集成电路芯片S1～S5的信号的收发量层叠各芯片的情况。
层叠各个芯片以模块化时，如果不考虑信号收发量和信号收发速度，由于信号延迟等会产生模块的功能降低或误动作。于是，如下面的具体例5A～5C所述地层叠各芯片。(具体例5A)本例是使具有最密接关系的特定的芯片互相邻接地配置的情况。即，如图9所示，使具有最密接关系的特定的芯片(图9的例子中为S2和S3)邻接配置。
例如，使相互之间信号收发量最多的芯片互相邻接地配量。具体地，使具有信号处理机能的逻辑芯片、和与逻辑芯片之间进行数据交换的存储芯片(DRAM和SRAM等的快速存储芯片)邻接层叠。相反地，把不进行信号收发的芯片如电源控制用芯片等配量在远的位置上。若在进行数据收发的芯片之间夹有其它芯片，由此信号延迟处理速度迟缓，降低模块整体的功能。通过使上述的芯片邻接配置，可以提高处理速度，提高模块整体的功能。
另外，相互间有信号的收发时，也可以使工作最接近的芯片互相邻接地配量，由此，可以把数据收发时的时钟误差抑制到最小限度，可以提高模块整体的功能。(具体例5B)本例是把与作为接口基板的母板的收发量最多的芯片(例如处理高速信号的信号处理芯片)与母板邻接地配量的情况。即，如图10所示，使与母板(衬底基板BS)和信号收发量最多的芯片S1与母板邻接地配量。由此，在与母板信号交换时，可把信号延迟抑制到最小限度，可以提高系统整体的功能。(具体例5C)本例是如例图11所示，把与外部的信号收发最多的芯片S5配置在离母板(衬底基板BS)最远的位置上的情况。例如，把处理CCD和CMOS传感器的图像信号、声音信号、天线信号等的外部信号的芯片配置在最上层。通过这样配置，把CCD和天线等设在芯片S5上方时，不会被其它信号S1～S4遮盖，可以进行芯片S5与外部之间的信号收发。(具体例6)本例是基于半导体集成电路芯片S1～S5的产生电磁波量层叠各芯片的情况。
层叠多个芯片以模块化时，与各芯片间的信号收发量的增加和信号的高速化的同时，工作电压也降低。因此，各芯片容易受到噪音的影响，即，由于各芯片、电源线、接地线等产生的电磁波产生的电磁干扰(EMI)，会生成误动作和声音图像的混乱等。于是，如以下的具体例6A和6B所示地层叠各芯片。(具体例6A)
本例是把电磁波的产生量最多的芯片配量在离母板最近的位置。例如，如图7B所示，把电磁波的产生量最多的芯片S1配置在离衬底基板BS最近的位置上。相反地，也可以把电磁波的产生量最少的芯片配置在离衬底基板最远的位置上。
例如，把电磁波产生量最多的芯片(例如，瞬间流过大电流的工作电流大的芯片、传感器用芯片、声音和图像处理用芯片、处理收发信号用的天线信号的芯片等)配量在离衬底基板最近的位置上，把易受电磁波影响的芯片配置在离衬底基板远的位置上。通过这样地配置，可以抑制芯片S1产生的电磁波对其它芯片S2～S5的影响，可以防止电磁波引起的误动作等。
另外，除了图7B之外，可以根据类型1和2中所述的各种层叠方法层叠各芯片。(具体例6B)本例是把易受电磁影响的芯片，根据例如类型2，配置在离母板(衬底基板)最远的位置上。这样地，通过把易受电磁波影响的芯片(例如，传感器用芯片、声音和图像处理用芯片、处理收发用的天线信号的芯片等)配置在离作为EMI等的发生源的电源基板(衬底基板)远的层叠位置上，可以防止电磁波造成的误动作。(具体例7)本例是基于半导体集成电路芯片S1～S5的芯片尺寸层叠各芯片的情况。
层叠的各芯片并不限定为尺寸相同，各种尺寸的芯片混合层叠的情况多。在这样的各种尺寸的芯片混合时，如果各芯片的层叠顺序不合适，会产生应力引起的裂纹、连接不良、制造成本上升等问题。
一般地，为了高功能和高密度，三维层叠的模块与外部的连接端子的数目非常多。将这样的模块封装时，采用把连接端子配置成格子状的称为“倒装片”的连接。而且，从重量和价格的观点考虑，母板和封装中使用较多的玻璃环氧树脂等的树脂。由于这些树脂的热膨胀系数是硅或GaAs等的半导体的五倍左右，两者之间产生因热膨胀系数不同引起的应力。与各芯片在水平方向上排列的二维模块相比，三维层叠模块的端子间距大大增加，所以难以进行母板和芯片之间的可靠性高的连接。
基于这样的观点，本例中，如图7B所示，把芯片尺寸最大的芯片S1配置在离衬底基板BS(母板)最近的层叠位置上。作为芯片尺寸的判定方法有以下的方法。(具体例7A)本例中，基于各芯片的长边(与层叠方向垂直的芯片平面为长方形时为该长方形的长边、但是该芯片平面为正方形时为任意边)的长度判定芯片尺寸，把长边长度最大的芯片配置在离衬底基板(母板)最近的位置。(具体例7B)本例中，基于各芯片的长边(与层叠方向垂直的芯片平面为长方形时为该长方形的长边、但是该芯片平面为正方形时为任意边)的长度和短边(与层叠方向垂直的芯片平面为长方形时为该长方形的短边、但是该芯片平面为正方形时为任意边)的长度之和判定芯片尺寸，把长度之和最大的芯片配置在离衬底基板(母板)最近的位置。(具体例7C)本例中，基于各芯片的的面积(与层叠方向垂直的芯片平面的面积)判定芯片尺寸，把面积最大的芯片配置在离衬底基板(母板)最近的位置。
由此，在本例中，通过从芯片尺寸大的一方依次层叠各芯片，可以抑制因应力产生的连接不良，并提高模块整体的可靠性。
另外，在本具体例7中也可以根据类型1、类型2所述的各种层叠方法层叠各芯片。(具体例8)本例是基于半导体集成电路芯片S1～S5的连接端子数目或连接端子间距层叠各芯片的情况。
层叠的各芯片借助于贯通插头等的连接端子实现芯片相互之间或芯片与母板(衬底基板)之间的连接。但是，层叠的各芯片并不限定为端子数目和端子间距相同，各种端子数目和端子间距的芯片混合层叠的情况多。在这样的各种端子数目和端子间距的芯片混合时，如果各芯片的层叠顺序不合适，会产生应力引起的裂纹、连接不良、制造成本上升等问题。即，产生与具体例7所述的同样的问题。另外，与母板进行信号收发的端子数也因各芯片而不同，若不选择合适的层叠顺序，不能实现各芯片的有效配置和提高模块整体的性能。基于这样的观点，本例中，如以下的具体例8A和8B所示地层叠各芯片。(具体例8A)本例中，如图7B所示，把端子数目最多的芯片S1设在离衬底基板BS(母板)最近的位置上。更具体地，把与母板连接的端子数最多的芯片配置在与母板最近的层叠位置上。通过这样配置，可以进行有效的连接，并可提高模块整体的性能。
(具体例8B)本例中，如图7B所示，把端子间距最大的芯片设在离母板最近的位置上。从端子数目的观点看，把与母板连接的端子数最少的芯片配置在与母板最近的位置上。通过这样配置，可以缓和母板和芯片之间的应力。由于可以进行可靠性高的连接，可以提高模块整体的可靠性。
另外，在本具体例8中也可以根据类型1、类型2所述的各种层叠方法层叠各芯片。(具体例9)本例是基于半导体集成电路芯片S1～S5的芯片厚度层叠各芯片的情况。
层叠的各芯片并不限定为厚度相同，各种厚度的芯片混合层叠的情况多。在这样的各种厚度的芯片混合时，如果各芯片的层叠顺序不合适，会产生应力引起的裂纹、连接不良、制造成本上升等问题。即，出于高功能和高密度化的目的，三维层叠的模块中最好减薄各芯片的厚度，但是若芯片太薄，芯片强度变弱。因此，导致模块整体的可靠性下降的问题。基于这样的观点，如以下的具体例9A和9B所示地层叠各芯片。
(具体例9A)
本例中，例如，如图7B所示，把芯片厚度最厚的芯片S1配置在离衬底基板(母板)最近的位置上。
由于对弯曲和应力等的负载的屈服应力(强度)的绝对值与厚度成比例，一般地，厚的芯片强度大。在三维层叠的模块中，由于前面所述的热膨胀系数的不同，最下层的芯片和母板之间的应力最大。因此，通过把最厚的芯片配置在母扳侧，可以得到模块整体的强度提高、可靠性高的三维模块。(具体例9B)本例中，例如，如图7A所示，把芯片厚度最薄的芯片配置在离衬底基板(母板)最近的位置上。
如上所述，屈服应力(强度)的绝对值与厚度成比例，但是，从相对于应力的形变即弯曲的容易程度上看薄的芯片更好。容易弯曲的芯片，即薄的芯片即使因与母板之间的应力而变形，由于芯片自身的柔性，芯片也难以开裂。所以，可以得到模块整体的强度提高、可靠性高的三维模块。
另外，在本具体例9中，也可以根据类型1、类型2所述的各种层叠方法层叠各芯片。(具体例10)本例是考虑半导体集成电路器件芯片的位置关系而配置各芯片的情况。
如上所述，层叠的各芯片并不限定为尺寸相同，各种尺寸的芯片混合层叠的情况多。在这样的各种尺寸的芯片混合时，如果各芯片的层叠顺序不合适，不能进行有效的配置。
本例中，在尺寸大的芯片之间夹着尺寸小的多个芯片。图12展示了其一例。符号与图1A相同。如图12所示，在芯片S1和S3的位置配置尺寸大的芯片，在芯片S1和S3之间的位置在水平方向上(同一面)配置尺寸小的多个芯片S2。通过这样地设置，可以以高密度配置各芯片，可得到高性能的模块。
本领域技术人员易于看到其它的优点和变更。因此，在更广义上本发明并不局限于这里展示和描述的具体细节和代表性的例子。在不背离后附权利要求书及其等价物限定的总的发明构思的精神和范围的前提下，可以做出种种变更。
权利要求
1.一种层叠型半导体器件，由包含半导体集成电路芯片且具有规格的多个半导体集成电路器件层叠而成，其中上述半导体集成电路器件中的至少三个以上的预定的半导体集成电路器件按上述规格的值的大小的顺序进行层叠。
2.如权利要求1所述的层叠型半导体器件，其中上述半导体集成电路器件还包括基板，在上述基板上搭载上述半导体集成电路芯片。
3.如权利要求1所述的层叠型半导体器件，其中上述规格是上述半导体集成电路芯片的规格。
4.如权利要求1所述的层叠型半导体器件，其中上述预定的半导体集成电路器件连续地层叠。
5.如权利要求1所述的层叠型半导体器件，其中上述预定的半导体集成电路器件夹着上述预定的半导体集成电路器件以外的半导体集成电路器件进行层叠。
6.如权利要求1所述的层叠型半导体器件，其中上述预定的半导体集成电路器件包括上述半导体集成电路器件中的最下层的和最上层的半导体集成电路器件中的至少一个。
7.如权利要求1所述的层叠型半导体器件，其中相邻的上述半导体集成电路器件之间通过贯通上述半导体集成电路器件的导电材料电气连接。
8.如权利要求1所述的层叠型半导体器件，其中上述规格从耗电量、工作电压、工作电压数、工作电流、保证工作温度、产生电磁波量、工作频率、尺寸、接线端子数目、接线端子间距、厚度、与搭载上述半导体集成电路器件的基板的信号收发量、与外界的信号收发量中选择。
9.一种层叠型半导体器件，由至少三个包含半导体集成电路芯片且具有规格的半导体集成电路器件层叠而形成，其中上述半导体集成电路器件中的最下层的或最上层的半导体集成电路器件的规格的值为最小或最大。
10.如权利要求9所述的层叠型半导体器件，其中上述半导体集成电路器件还包括基板，在上述基板上搭载上述半导体集成电路芯片。
11.如权利要求9所述的层叠型半导体器件，其中上述规格是上述半导体集成电路芯片的规格。
12.如权利要求9所述的层叠型半导体器件，其中相邻的上述半导体集成电路器件之间通过贯通上述半导体集成电路器件的导电材料电气连接。
13.如权利要求9所述的层叠型半导体器件，其中上述规格从耗电量、工作电压、工作电压数、工作电流、保证工作温度、产生电磁波量、工作频率、尺寸、接线端子数目、接线端子间距、厚度、与搭载上述半导体集成电路器件的基板的信号收发量、与外界的信号收发量中选择。
14.一种层叠型半导体器件，由至少两个包含半导体集成电路芯片且具有规格的半导体集成电路器件层叠而形成，其中相邻的上述半导体集成电路器件之间通过贯通上述半导体集成电路器件的导电材料电气连接，上述半导体集成电路器件中的最下层的或最上层的半导体集成电路器件的除尺寸之外的规格的值为最小或最大。
15.如权利要求14所述的层叠型半导体器件，其中上述半导体集成电路器件还包括基板，在上述基板上搭载上述半导体集成电路芯片。
16.如权利要求14所述的层叠型半导体器件，其中上述规格是上述半导体集成电路芯片的规格。
17.如权利要求14所述的层叠型半导体器件，其中上述导电材料贯通上述半导体集成电路芯片或搭载上述半导体集成电路芯片的基板。
18.如权利要求14所述的层叠型半导体器件，其中上述规格从耗电量、工作电压、工作电压数、工作电流、保证工作温度、产生电磁波量、工作频率、接线端子数目、接线端子间距、厚度、与搭载上述半导体集成电路器件的基板的信号收发量、与外界的信号收发量中选择。
19.一种层叠型半导体器件，由包含半导体集成电路芯片且具有规格的多个半导体集成电路器件层叠而成，其中上述层叠型半导体器件具有由上述半导体集成电路器件中的预定个数的特定半导体集成电路器件构成的组，上述预定个数为2以上且小于上述半导体集成电路器件的总个数，上述特定的半导体集成电路器件的规格的值的任一个都在预定范围内，且上述特定的半导体集成电路器件连续地层叠。
20.如权利要求19所述的层叠型半导体器件，其中上述半导体集成电路器件还包括基板，在上述基板上搭载上述半导体集成电路芯片。
21.如权利要求19所述的层叠型半导体器件，其中上述规格是上述半导体集成电路芯片的规格。
22.如权利要求19所述的层叠型半导体器件，其中上述层叠型半导体器件具有多个上述组，上述预定范围在各组之间各不相同。
23.如权利要求19所述的层叠型半导体器件，其中上述层叠型半导体器件中，上述特定的半导体集成电路器件的规格的值相互之间最接近。
24.如权利要求19所述的层叠型半导体器件，其中相邻的上述半导体集成电路器件之间通过贯通上述半导体集成电路器件的导电材料电气连接。
25.如权利要求19所述的层叠型半导体器件，其中上述规格从耗电量、工作电压、工作电压数、工作电流、保证工作温度、产生电磁波量、工作频率、尺寸、接线端子数、接线端子间距、厚度、与搭载上述半导体集成电路器件的基板的信号收发量、与外界的信号收发量中选择
26.一种层叠型半导体器件，由包含半导体集成电路芯片的多个半导体集成电路器件层叠组成，其中上述半导体集成电路器件中的相互之间信号收发量最多的特定半导体集成电路器件连续地层叠。
27.一种层叠型半导体器件，包括含有半导体集成电路芯片且在同一表面上设置有多个的第一半导体集成电路器件；以及含有半导体集成电路芯片且夹着上述多个第一半导体集成电路器件的多个第二半导体集成电路器件。
全文摘要
一种层叠型半导体器件,由包含半导体集成电路芯片且具有规格的多个半导体集成电路器件层叠而成,其中:上述半导体集成电路器件中的至少三个以上的预定的半导体集成电路器件按上述规格的值的大小的顺序进行层叠。
文档编号H01L21/50GK1348216SQ0114093
公开日2002年5月8日 申请日期2001年9月27日 优先权日2000年9月28日
发明者松尾美惠, 早坂伸夫, 有门经敏, 石内秀美, 作井康司, 田洼知章 申请人:株式会社东芝