专利名称：半导体装置的制作方法
技术领域：
本发明涉及一般的半导体装置，更特定地涉及能够实现良好的布线电路，而且能够得到高集成的半导体电路那样改进了的半导体装置。
以下，应用
现有的半导体装置的制造方法。
参照图6，在半导体衬底101的表面上，有选择地形成杂质区102。利用CVD(化学汽相淀积)法，用氧化硅膜以例如500～1500nm的厚度形成绝缘层103，使其覆盖在半导体衬底101的表面上。然后，利用照相制版和刻蚀法，首先对绝缘层103构图，形成上下贯通绝缘层103的连接孔104。进而，利用照相制版和刻蚀法，在绝缘层103的表面形成成为布线层的沟槽105，使其覆盖在连接孔104的上面。
然后，使用PVD(物理气相淀积)等，在沟槽105的内壁表面和底面，连接孔104的内壁表面和底面上，覆盖势垒金属106。然后，用电镀法把作为导电性膜的铜布线107埋入到沟槽105和连接孔104内。
接着，使用干法刻蚀或CMP(化学机械研磨)法，去除存在于绝缘层103上而在沟槽106以外的部分中的多余的铜布线。通过这样做来完成铜布线107。
另外，应用图7说明其它的现有的半导体装置的制造方法。
准备有选择地形成了杂质区102的半导体衬底101。利用CVD法，用氧化硅膜以例如500～1500nm的厚度形成绝缘层103，使其覆盖在半导体衬底101的表面上。然后，利用照相制版和刻蚀法，对绝缘层103构图，形成上下贯通绝缘层103的连接孔104。接着，利用CVD法或者PVD法，在连接孔104的内壁表面和底面形成势垒金属108，然后，利用CVD法在连接孔104内埋入钨膜109。接着，利用干法刻蚀或CMP法，去除绝缘层103上的多余的钨膜109和势垒金属108。这样做，形成用钨埋入了的塞。
接着，在绝缘层103上，例如以500～1500nm的厚度形成氧化硅膜110。然后，用照相制版和刻蚀法，对氧化硅膜110构图，形成成为布线层的沟槽111，使得露出连接孔104。
接着，利用PVD法等，在半导体衬底101的整个面上形成势垒金属112，使其覆盖沟槽111的内壁表面以及底面。然后，用镀覆法在沟槽111内埋入作为导电性膜的铜布线113。接着，利用干法刻蚀或CMP法，去除氧化硅膜上多余的铜布线和势垒金属。通过这样做来完成铜布线113。
按以上那样做来制造现有的半导体装置。
但是，在图6的半导体装置的情况下，为了防止来自铜布线107的铜的扩散，以充分的膜厚形成势垒金属106是很困难的。从而，产生来自铜布线107的铜扩散到杂质区102，使得与杂质区102的半导体衬底101的扩散结恶化这样的问题。
为了解决该问题，提出了图7的半导体装置。依据该装置，由于在连接孔104内形成钨塞，而且能够在连接孔111的底部形成有充分膜厚的势垒金属112，因此能够防止来自铜布线107的铜的扩散。但是，这就需要形成势垒金属108的工序，形成钨膜109的工序，以及用于去除在氧化硅膜103上形成的连接孔104以外部分中的多余的势垒金属108和钨膜109的利用CMP法的去除工序。从而，与制造图6的半导体装置的工序相比，存在加工工序增加，生产率降低的问题。
本发明的另一目的在于提供不降低生产率的半导体装置。
本发明第1方面的半导体装置具备半导体衬底。在上述半导体衬底的表面形成杂质区。在上述半导体衬底的上面设置绝缘层，使其覆盖上述杂质区。在上述绝缘层的表面设置成为布线层的沟槽。在上述绝缘层中设置连接上述沟槽与上述杂质区的连接孔。在上述连接孔内，埋入用高熔点金属和/或其化合物形成的导电层。在上述沟槽内形成布线层，使其与上述导电层电连接。
图1和图2是实施例1至实施例2中的半导体装置的剖面图。
图3～图5是图1所示的半导体装置的制造方法的顺序的第1工序至第3工序中的半导体装置的剖面图。
图6和图7是现有的半导体装置的剖面图。
实施例1图1是实施例1的半导体装置的剖面图。
参照图1，在半导体衬底1的表面形成杂质区2。在半导体衬底1的上面设置绝缘层3使其覆盖杂质区2。在绝缘层(氧化硅膜)3的表面设置成为布线层的沟槽5。在绝缘层3中，设置连接沟槽5与杂质区2的连接孔4。在连接孔4内，设置用高熔点金属和/或其化合物形成的作为第1导电层的势垒金属6。在沟槽5的侧壁表面和底面，覆盖用高熔点金属和/或其化合物形成的势垒金属6。在势垒金属6的上面，形成作为第2导电层的势垒金属7和铜布线8。
以下，在示出具体例子的同时说明实施例1的半导体装置的制造方法。
在形成了杂质区2的半导体衬底1上，利用CVD法，用氧化硅膜形成例如500～1500nm的绝缘层3。然后，利用照相制版和刻蚀法，对绝缘层3构图，形成上下贯通绝缘层3的连接孔4。在绝缘层3的表面形成成为布线层的沟槽5，使其覆盖在连接孔4的上面。
在连接孔4内埋入势垒金属6，进而，在沟槽5的侧壁表面以及底面上形成势垒金属6。势垒金属6例如由钛(Ti)/氮化钛(TiN)的膜构成。
接着，用势垒金属7覆盖势垒金属6的表面。势垒金属7例如由氮化钽(TaN)的膜或者氮化钽与钽的复合膜构成。形成作为导电性膜的铜布线8使其覆盖势垒金属7。
如果依据本实施例，则由于在连接孔4内埋入高熔点金属或其化合物，而且能够在连接孔4的底部形成有充分膜厚的势垒金属，因此能够充分抑制来自铜布线8的铜向杂质区2的扩散。而且，还能够形成包含所希望的连接孔的良好的杂质区和布线。
另外，在上述的实施例中，例示了作为势垒金属6使用了钛/氧化钛，用氮化钽形成势垒金属7的情况，而本发明不限于这种情况，即使用其它的高熔点金属和/或其化合物也能够得到相同的效果。
实施例2图2是实施例2的半导体装置的剖面图。
本实施例中的半导体装置除去以下各点外，由于与实施例1的半导体装置相同，因此在相同或者相当的部分标注相同的参照编号，而不重复其说明。
在本实施例中，用具有耐金属扩散性的高熔点金属和/或其化合物形成的势垒金属6覆盖连接孔4的内壁表面和底面。势垒金属6还覆盖沟槽5的内壁表面和底面。在连接孔4中埋入用高熔点金属和/或其化合物形成的具有比势垒金属6低的应力性质的势垒金属9，使其接触到势垒金属6。势垒金属9使势垒金属6夹在中间，而覆盖沟槽5的内壁表面和底面。在沟槽5内，在势垒金属9上形成势垒金属7和铜8。势垒金属9由低应力性质的氮化钛(TiN)形成。用势垒金属6和势垒金属9形成塞。由于用低应力性质的氮化钛构成势垒金属9，因此连接孔4内的塞难以破裂。
如后述那样，用阻挡性强而且低电阻的高温形成的CVD-TiN形成势垒金属6，用低应力性质的低温形成的CVD-TiN形成势垒金属9。
实施例3现说明图1所示的半导体装置的制造方法。
参照图3，在有选择地形成了杂质区2的半导体衬底1上，利用CVD法，用氧化硅膜形成例如500～1500nm的绝缘层3。然后，利用照相制版和刻蚀法，对绝缘层3构图，形成连接孔4。进而，利用照相制版和刻蚀法，形成成为布线层的沟槽5。
参照图4，利用CVD法，在半导体1的整个面上，形成势垒金属6。在绝缘层3上形成势垒金属6，使其埋入到连接孔4内，而且覆盖沟槽5的侧壁表面和底面。势垒金属6例如由钛(Ti)/氮化钛(TiN)的膜构成。钛(Ti)例如在650℃下，利用氢(H2)和由高频辅助产生的等离子体，使四氯化钛(TiCl4)还原而形成。氮化钛(TiN)例如在650℃下，利用氨(NH3)还原四氯化钛而形成。上述钛使杂质区2的表面氧化膜还原，由此，用导电性膜良好地连接杂质区2与氮化钛。
其次，利用PVD法或CVD法等，在半导体衬底1的整个表面上，形成势垒金属7。势垒金属7使势垒金属6夹在中间而形成，以覆盖沟槽5的内壁表面。势垒金属7例如由使氮化钽与钽(Ta)组合起来的复合膜构成。例如，如果就氮化钽的PVD法进行说明，则通过Ar放电从钽靶释放出钽原子，该钽原子与氮进行反应，形成氮化钽。
进而，利用PVD法形成通常用于形成铜核所需的铜薄膜。接着，用镀覆法形成作为导电性膜的铜布线8，使其覆盖势垒金属7。
接着，参照图5，利用CMP法或干法刻蚀，去除绝缘层3的上面的沟槽5以外的多余的铜布线8、势垒金属6和势垒金属7。这样，杂质区2与铜布线8具有良好的导电性，形成半导体装置。
实施例4形成实施例1的半导体装置中的势垒金属6的氮化钛例如由于以650℃形成，因此阻挡性强，电阻低，但是是用应力非常大的氮化钛膜构成。氮化钛膜的应力是大约1～2GPa。由于用氮化钛膜填埋连接孔4，因此，如果较厚地形成氮化钛，则由于应力大，因此将产生破裂这样的不良状况。从而，例如不能够良好地填满1微米的连接孔。而且，不能够经过连接孔充分地将杂质区2与铜布线8电连接。
这里，说明考虑以防止上述问题为目的的图2所示的半导体装置的制造方法。再次参照图2，在连接孔4和成为布线层的沟槽5的侧壁表面，形成包含作为高应力膜的氮化钛的势垒金属6。这时，用势垒金属6并没有完全填埋连接孔4。为了完全埋入连接孔4，用大约0.5GPa的低应力的氮化钛构成的势垒金属9来完成埋入工艺。
作为低应力膜的势垒金属9例如在比上述650℃低的温度，例如500℃中，用氨(NH3)使四氯化钛(TiCl4)还原而形成。
这样做，用抑制了应力的势垒金属6、9，能够不发生破裂地经过连接孔4将杂质区与铜布线良好地电连接。
实施例5在本实施例中，把势垒金属6、9应用在多室型的装置中，在该装置中进行加工。由此，使操作变得容易。
实施例6本实施例涉及包含图1所示的布线结构和图2所示的布线结构双方的半导体装置。图1所示的布线结构在连接孔的直径小的部分形成，图2所示的布线结构在连接孔的直径大的部分形成。通过这样构成，在任一部分中都能够防止破裂。
如以上说明的那样，如果依据本发明，则得到能够实现良好的布线电路，得到高集成的半导体电路的效果。另外，即使在连接孔大的情况下，也能够实现势垒金属不至破裂的良好的布线电路。
权利要求
1.一种半导体装置，其特征在于具备半导体衬底1；在上述半导体衬底1的表面形成的杂质区2；在上述半导体衬底1上设置的绝缘层3，用来覆盖上述杂质区2；在上述绝缘层3的表面设置的作为布线层的沟槽5；在上述绝缘层3中设置的连接上述沟槽5和上述杂质区2的连接孔4；用被埋入上述连接孔4内的高熔点金属和/或其化合物形成的导电层6；在上述沟槽5内形成为对上述导电层6进行电连接的布线层8。
2.如权利要求1所述的半导体装置，其特征在于上述布线层8用铜形成。
3.如权利要求1所述的半导体装置，其特征在于上述导电层6包括用在上述半导体衬底1上设置的具有耐金属扩散性的高熔点金属和/或其化合物形成的第1导电层6，使其覆盖上述连接孔4的内壁表面和底面；用被埋入在上述连接孔4内的高熔金属和/或其化合物形成，并且具有比上述第1导电层6低的应力性质的第2导电层7，使其与上述第1导电层6接触。
全文摘要
在半导体衬底(1)的表面形成杂质区(2)，在半导体衬底上设置绝缘层(3)，使其覆盖杂质区(2)。在绝缘层(3)的表面上设置成为布线层的沟槽(5)。在绝缘层(3)中，设置连接沟槽(5)与杂质区(2)的连接孔(4)。在连接孔(4)内，埋入用高熔点金属或其化物形成的导电层(6)。在沟槽(5)内形成铜布线(8)，使其连接到导电层(6)上。如果依据本发明，则可以得到能够实现良好的布线电路，能够提供高集成的半导体电路那样改进了的半导体装置。
文档编号H01L21/70GK1434508SQ0214449
公开日2003年8月6日 申请日期2002年9月30日 优先权日2002年1月24日
发明者山口澄夫 申请人:三菱电机株式会社