专利名称：存储器和存储器电路的制作方法
技术领域：
本发明涉及存储器和存储器电路，具体涉及用于显示装置的像素内存储器和像素内存储器电路。本发明还涉及形成这种存储器和存储器电路的方法。本发明特别适于，但不限于在主动矩阵液晶显示装置中设置像素内存储器电路。
背景技术：
已知的显示装置包括液晶、等离子体、聚合物发光二极管、有机发光二极管和场发射显示器。这类装置包括通常成行和列的像素阵列。在主动矩阵显示装置中，每个像素一般与一个或多个相应的开关装置如薄膜晶体管关联，以提供像素和开关装置阵列。在工作中，按照一种寻址机制对像素进行寻址，其中针对将要显示的每一帧，以指定待显示像素强度级的显示数据(例如视频)有规律地刷新每个像素。通常寻址机制在逐行的基础上选择像素，并在逐列的基础上提供各个强度级。
显示装置领域中的一个发展方向是提供像素内存储器，从而为每个像素提供相应的存储装置，存储装置排列成与像素阵列相应的阵列。从而无需刷新即可显示静态图像，因而节省功率。这对于用于诸如移动电话、无绳电话、个人数字助理等便携式装置的显示装置而言尤其具有潜在的吸引力。
已知使用静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)电路作为这种像素内存储器。一般地为每个像素仅设置一个(由电路形成的)存储装置。除了像素和开关装置阵列以外，还设置分开的SRAM或DRAM电路阵列。这样除了包括用于像素和开关装置阵列的制造工艺外，还包括另外的完整制造工艺，或者需要大量附加的掩蔽步骤。
完全分离于显示装置技术，有一种存储装置是磁阻随机存取存储器(MRAM)，其中隧道电流取决于两个所谓的磁电极的磁化方向。MRAM提供非易失性存储器。例如在Mark Johnson的“Magnetoelectronicmemories last and last...”，IEEE Spectrum，2000年2月，第33-40页中描述了这种存储器的使用(与显示器无关的应用)。以及基于隧道势垒的MRAM，其它已知类型的MRAM包括基于巨磁阻的MRAM和基于霍尔效应的MRAM。
使用MRAM时的一个问题在于，在使用过程中，MRAM提供不同阻态作为其输出(与例如电压变化相反)。此外，阻态之间的差别很小，通常小于35％。就绝对材料性质和制造公差而言，在任何读出电路需要过于精确的意义上，这些因素导致难以获得绝对读出。
发明内容
本发明使用MRAM技术提供存储器电路，包括用于显示装置的像素内存储器的存储器电路，目的在于缓解上述问题。
第一方面，本发明提供一种包括可切换MRAM和基准MRAM的存储器电路，其设置成通过与基准MRAM的恒定状态相比较，可以测量可切换MRAM的变化状态。基准MRAM优选设置为以提供一种基准，据此可以易于以差值的形式观察和测量可切换MRAM的改变状态。优选地，MRAM与优选为触发器电路的读出电路相耦合。
优选地，基准MRAM的钉扎层的磁性取向基本垂直于基准MRAM自由层的可能取向状态，从而基准MRAM自由层的两种可能取向状态通过MRAM提供基本相同的阻值。
优选地，通过共同的沉积过程和沉积层形成基准MRAM和可切换MRAM，从而可切换MRAM形式或行为的变化至少达到由基准MRAM跟随的程度。
读出电路优选为触发器电路。优选地，触发器电路包括两个输入，每个MRAM耦合于触发器电路输入的相应一个输入端。
另一方面，本发明提供一种包括多个像素和多个根据第一方面的存储器电路的显示装置，每个像素与相应的一个或多个存储器电路相关，或者包含相应的一个或多个存储器电路。
再一方面，本发明提供一种用于像素内存储器的驱动线设置，其中驱动线例如位线，设置成使得沿位线流到末端终点，例如像素电极的电流，在可切换MRAM之上经过，但不在基准MRAM之上经过。一种优选的设置是位线横跨可切换MRAM，但仅位于基准MRAM之上。
又一方面，本发明提供包括可切换MRAM和基准MRAM的存储器电路或结构，用于除显示应用以外的用途中，如传感器，优选是医疗传感器。
其他方面如所附权利要求中所述。
现在将参照附图通过例子描述本发明的实施例，其中图1为液晶显示装置的示意图(没有依照比例绘出)；图2为像素阵列的2×2取样部分的示意图；图3为简单可切换MRAM堆栈的示意图；图4为像素内存储器电路的电路图；图5表示对于一个像素的整个像素电路的进一步细节；图6表示没有依照比例绘出的用于像素的结构性布局的示意图；图7的流程图表示用于形成像素内存储器结构的某些处理步骤；图8表示图6中所示的点X-X之间的剖面图；图9以剖面图(没有依照比例绘出)表示优选的可切换MRAM堆栈；以及图10表示基准MRAM与可切换MRAM 60之间的差别。
具体实施例方式
图1为包括两个相对玻璃板2、4(或者任何其他适当透明板)的液晶显示装置1的示意图(没有依照比例绘出)。玻璃板2的内表面上具有下面将更详细描述的主动矩阵层6，和沉积在主动矩阵层6上面的液晶取向层8。相对玻璃板4的内表面上具有公共电极10，和沉积在公共电极10上的液晶取向层12。液晶层14处于两玻璃板的取向层8、12之间。除了下面所述的任何主动矩阵，特别是与像素内存储器有关的之外，液晶显示装置1的结构和操作与US 5,130,829中公开的液晶显示装置相同，其内容在此引作参考。
与理解本实施例相关的，图2中示意地表示出主动矩阵层6的某些细节(没有按照比例绘出)。主动矩阵层6包括像素阵列。通常这种阵列将包含上千个像素，但是为了简单起见，如图2中所示，就像素阵列的2×2取样部分20-23描述本实施例。
在显示装置领域中，术语“像素”所覆盖的含义通常有所不同。为了方便起见，在本例中将每个像素20-23视作包括特别与该像素有关的主动矩阵层6的元件。像素20由其包括薄膜晶体管(TFT)24、像素内存储器电路25、驱动电路26和像素电极27。TFT 24和像素电极27是常规的，可以为例如如前面提到的US 5,130,829中描述的。像素内存储器电路25和驱动电路26在常规液晶装置中并未发现，下面将进行更详细地描述。
其他像素21-23包括各自的TFT 28、32、36，像素内存储器电路29、33、37，驱动电路30、34、38和像素电极31、35、39。
如下所述，多个寻址线也提供作为主动矩阵层6的一部分。像素20和21构成像素阵列的第一行，像素22和23构成阵列的第二行。第一行具有跨越整行延伸的极性线40、刷新线41、读出线42、字线43和栅线44。并且，为像素20提供位线45，为像素21提供位线46。同样，第二行具有跨越整行延伸的极性线47、刷新线48、读出线49、字线50和栅线51、用于像素22的位线52和用于像素23的位线53。
像素20和22构成像素阵列的第一列，像素21和23构成第二列。第一列具有列线54。同样，第二列具有列线55。
现在将通过例子，针对像素20的情形描述各种像素元件和寻址线的连接，以及像素的操作的进一步细节，但是下面的描述同样适用于其他像素21-23。
如同常规主动矩阵液晶装置那样，TFT 24的输入与列线54相连，TFT的栅极与栅线44相连。TFT 24的输出与位线相连，其同时与像素内存储器电路25和像素电极27相连。字线43与像素内存储器电路25相连。读出线42与像素内存储器电路相连。极性线40和刷新线41均与驱动电路26连接。像素内存储器电路具有两个与驱动电路26相连的单独连接。驱动电路26与像素电极相连。
在工作中，如同常规主动矩阵显示装置那样，通过栅线44执行行选择，并通过列线54提供强度级数据。TFT 24的输出，即实际上为强度级数据，通过位线45输送给像素电极。其本身与主动矩阵显示装置的常规操作相对应。但是此处，额外地，TFT 24的输出还通过位线45输送给像素内存储器电路，通过所产生的像素内存储器电路25的存储器设置来控制驱动电路26对像素电极27的驱动，如下面详细描述的那样。通过极性线40，刷新线41和读出线42提供的输入来进一步控制驱动电路26和像素内存储器电路25，如下面更详细描述的。
在更详细描述上述特征之前，大致描述MRAM结构的工作是有帮助的。图3表示简单可切换MRAM堆栈的示意图。MRAM堆栈包括两个铁磁层，即自由层102和钉扎层106，每一层由例如Ni81Fe19制成，且厚度为几个纳米，由例如1到2nm厚的由例如Al2O3制成的绝缘层104分隔开。自由层102和钉扎层106通常均称作磁电极。绝缘层104用作隧道势垒层。制作与自由层102和与钉扎层106电接触。在本例中，存在位线45和接触108(在图2中所示的像素阵列实施方式中，每个MRAM的该接触通过相应的触发器电路连接而与触发器电路64连接，如下面更详细描述的)。另外的电源线设置于MRAM堆栈下面，但与其绝缘。所述另外的电源线垂直于位线45延伸，即沿图3中纸面的内外方向。在本例中，所述另外的电源线为字线43。
可切换MRAM堆栈的工作如下。钉扎层106具有箭头110所示的固定磁化取向。自由层能在两种磁性取向之间切换，如双头箭头112所示。写电流114、116施加给位线45和字线43，以控制或者设定自由层的磁性取向112。其可被设定为平行或者反向平行于钉扎层106的磁性取向110。如果不进一步施加写电流114、116，则设定时这两种可能的磁性取向均是稳定的。
如下所述，这两种状态是可区分的，即能被读出。由于电子通过隧道势垒层104的隧穿，读出电流118、120、122可以从位线45通过MRAM堆栈到达接触108。该电流所受到的阻抗取决于隧道势垒层104的隧穿阻抗，其本身直接与自由层102的磁性取向112是平行还是反向平行于钉扎层106的磁性取向110有关。但是本发明MRAM堆栈的最大阻抗变化通常仅为大约35％。
本实施例中采用的MRAM堆栈的进一步细节将在下面描述，但是这些概括描述有助于理解所述像素阵列的细节，特别是在MRAM堆栈下面通过但没有直接与其连接的字线43，以及与MRAM堆栈的各个端直接接触的位线45和接触108(在本实施例中与触发器电路64相连)的功能。
图4为像素内存储器电路25的电路图。该像素内存储器电路25包括两个MRAM，即第一MRAM 60和第二MRAM 62，和触发器电路64。MRAM 60、62作为存储元件，触发器电路64作为用于读出存储元件存储状态的读出电路。
第一MRAM 60为上面参考图3所述的可切换MRAM。但是，第二MRAM 62为不进行开关动作的基准MRAM。图10表示基准MRAM 62与可切换MRAM 60之间的区别。
参照图10，表示出第一MRAM 60的简图，醒目地显示出上述自由层102、用作隧道势垒层的绝缘层104、和钉扎层106。钉扎层106具有箭头110所示的固定磁化取向。自由层102可在双头箭头112所示的两个磁性取向之间切换。如上所述，在第一MRAM 60中，自由层的磁性取向112的两个可切换的方向分别基本平行或反向平行于钉扎层的磁性取向110，提供两种可区分的状态。第二MRAM 62包括与此处针对第一MRAM 60所描述的相应的三层，即自由层102a，用作隧道势垒层的绝缘层104a和钉扎层106a。钉扎层106a具有箭头110a所示的固定磁化取向，与第一MRAM 60的钉扎层106的固定磁化取向110相同。自由层102a可在双头箭头112a所示的两种磁性取向之间切换。在第二MRAM 62的情形中，自由层102a的磁性取向112a的这两种可切换的方向均大致垂直于钉扎层106a的磁性取向110a，从而当自由层的磁性取向112在其两种可能的方向之间切换时，第二MRAM62的阻抗没有区别。因此实际上，如读出电路所观察到的，实际上没有发生切换，并且第二MRAM 62起基准MRAM的作用，可视作基准MRAM。为了清楚起见，观察者201从上向下看第二MRAM堆栈时看到，钉扎层的磁性取向110a基本垂直于双头箭头112a所示的自由层的两个磁性取向。
在本例中，通过在共同沉积过程中由相同材料层形成两个MRAM，可获得第二MRAM 62的垂直排列，而非第一MRAM 60的平行排列，但是使得提供第二MRAM 62的MRAM堆栈的宽度和深度与提供第一MRAM60的MRAM堆栈不同。但是，在其他示例中，可使用任何其他适当方法提供不同的磁性取向。
在上述设置中，第二MRAM 62的钉扎层106a的磁性取向110a与第一MRAM 60的钉扎层106的磁性取向110为相同方向，因为这最便于由相同的沉积层形成它们。但是，如果由于任何原因希望第二MRAM62的钉扎层106a的磁性取向110a基本垂直于第一MRAM 60的钉扎层的磁性取向(而自由层取向相同)，那么，例如可以使用在相同基板上实现不同交换偏置方向的技术来实现，如在此引作参考的WO0079298中所公开的。
此外，在上述结构中，第二MRAM 62的自由层102a的两个磁性取向112a是可切换的，但是正如所述的，第二MRAM 62的隧穿阻抗没有区别。从而第二MRAM 62用作基准MRAM。对于第二MRAM 62的另一种可能性包括具有任意形式磁化取向状态的自由层，包括不可切换状态，假若其基本垂直于钉扎层106a的磁性取向110a。
再次参照图4，触发器电路64包括两个由TFT实现的p型晶体管，下面称之为第一p型TFT 66和第二p型TFT 67；和两个由TFT实现的n型晶体管，下面称之为第一n型TFT 68和第二n型TFT 69。TFT设置成实际上提供两个输入链，在本例中第一输入链包括连接于第一MRAM 60的第一p型TFT 66和第一n型TFT 68，在本例中第二输入链包括连接于第二MRAM 62的第二p型TFT 67和第二n型TFT69。触发器电路64每个输入链的其余端与读出线42相连。第一MRAM60和第二MRAM 62的相应的另一端与位线45相连。(如下面所述，MRAM的工作还涉及字线43，但是为了清楚起见图4中没有表示出。)触发器电路包括两个输出连接，下面称之为第一输出连接70和第二输出连接71，其提供如图4中D和D表示的常规的两个(互补)触发器电路输出。
在本例中，触发器电路64各部件的详细连接如下所述。在常规方式中，每个TFT 66-69包括一个栅极和两个源/漏极端(下面称作第一和第二端)。在工作中，源/漏极端其中之一作为TFT的源极，源/漏极端中的另一个作为TFT的漏极。至于在任何特定时刻哪一个源/漏极端作为源极，哪一个作为漏极的问题，由该时刻施加电压的极性决定。
p型TFT 66的第一端和第二p型TFT 67的第一端彼此相连，并连接于读出线42。第一p型TFT 66的栅极、第一n型TFT 68的栅极、第一p型TFT的第二端和第二n型TFT 69的第一端彼此相连并连接于第一输出连接70。第一p型TFT 66的第二端、第一n型TFT 68的第一端、第二p型TFT 67的栅极和第二n型TFT 69的栅极彼此连接并连接于第二输出连接71。第一n型TFT 68的第二端连接于第一MRAM 60。第二n型TFT 69的第二端连接于第二MRAM 62。
在工作中，使用位线45和字线43将第一MRAM 60设定为特定的阻抗态，并且通过按照如下方式工作的触发器电路64读出该状态以及第二MRAM 62的恒定状态。最初，位线45和读出线42处于相同电势，例如0V。触发器电路两个结点70和71上的电压基本相等。为了读出MRAM的状态，使读出线相对于位线为正，例如通过将其从0V切换到3V，从而将电源电压施加给触发器电路。触发器电路两个结点上的电压最初开始朝向位线与读出线上电压的平均值，即1.5V充电。结点上电压的改变速率取决于MRAM元件的阻抗，TFT的阻抗和电路结点的电容。其中一个MRAM元件具有比第二MRAM元件更低的阻抗。例如，MRAM元件60的阻抗可以低于MRAM元件62。在此情形中，触发器结点70上的电压与结点71上的电压相比变得更正性。然后用触发器电路内的正反馈放大这种电压差异，使结点70固定于读出线上的电势3V，结点71固定于位线上的电压0V。
图5表示像素20的总体像素电路的进一步细节。除了上面已经述及(并用与上述相同的附图标记表示)的以外，图5表示出驱动电路26及其连接的进一步细节，以及位线45与像素电极27的连接。以电路形式表示出与像素电极27的这种连接，常规上，作为与由在像素电极27与相对公共电极10之间的液晶层14构成的液晶单元的电容CLC和电容CS的存储电容80的连接。
本例中，驱动电路26包括四个由TFT实现的晶体管，下面称之为第一驱动电路TFT 75、第二驱动电路TFT 76、第三驱动电路TFT 77和第四驱动电路TFT 78。第二驱动电路TFT 76为p型TFT；其他三个驱动电路TFT 75、77、78为n型TFT。驱动电路TFT 75-78设置成，根据来自触发器电路64的两个输出D和D将单一驱动输入提供给像素电极27。
在本例中，驱动电路75-78的详细连接如下所述。第一驱动电路TFT 75和第三驱动电路TFT 77的栅极彼此相连并连接于刷新线41。第二驱动电路TFT 76和第四驱动电路TFT 78的栅极彼此相连并连接于极性线40。第一驱动电路TFT 75的第一端与第一触发器输出连接70相连。第三驱动电路TFT 77的第一端与第二触发器输出连接71相连。第一驱动电路TFT 75的第二端75与第二驱动电路TFT 76的第一端相连。第三驱动电路TFT 77的第二端与第四驱动电路TFT 78的第一端相连。第二驱动电路TFT 76的第二端和第四驱动电路TFT 78的第二端彼此相连并连接于像素电极27，即连接于存储电容80和液晶电容82。
在工作中，如下所述将信号施加给极性线40、刷新线41、读出线42、字线43、栅线44和列线54，从而驱动电路按如下工作将所需输入提供给像素电极27，即提供给存储电容80和液晶电容82。下面是图5的电路可以工作的一种方式，以便为液晶电容提供适当驱动信号。液晶通常需要交替改变相对于显示器公共电极的极性的驱动电压波形。这通过在连续像素刷新周期内用正和负驱动信号进行驱动而实现。为了用正驱动信号刷新像素电极，必须首先从MRAM读出数据。最初字线和读出线处于相同电势，例如0V。然后将读出线切换到正电压电平如3V，并且触发器电路64处于由第一MRAM 60的状态决定的状态。如果MRAM 60具有比MRAM 62更高的阻抗，则结点70将固定于0V电压电平，结点71将固定于3V电压。通过从低电压电平到高电压电平获取刷新线上的信号而刷新像素。这样就开启两个晶体管75和77，使触发器电路产生的数据电压传送给液晶电容。在正刷新周期内，极性线保持在高电压电平。其开启了晶体管78，使液晶电容充电到结点71上存在的电压，在本例中为3V。在对液晶电容充电之后，刷新线返回到低电压电平，关断晶体管75和77，读出线上的电压返回至0V。
为了用负驱动信号刷新像素电极，必须再次从MRAM读出数据，但是在此情形中通过使字线为负电压电平，例如-3V而实现。如果第一MRAM 60具有高于第二MRAM 62的阻抗，那么结点70固定在-3V的电压电平，结点71固定在0V的电压。通过再次使刷新线上的信号从低电压电平到高电压电平，刷新像素。在负刷新周期内，极性线保持在低电压电平。这开启了晶体管76，以便将液晶电容充电到结点70上存在的电压，在本例中为-3V。在液晶电容充电之后，刷新线返回至低电压电平，关断晶体管75和77，读出线上的电压再次返回至0V。
在第一MRAM 60的阻抗高于第二MRAM 62的阻抗的情况下，用幅值为6V的电压波形驱动液晶电容。在采用常白透射型TN LC效应的情形中，这将导致像素为暗。如果颠倒MRAM的相关阻抗，则第一MRAM60具有低于第二MRAM 62的阻抗，从而触发器的两个结点70和71上产生的电压也被颠倒。结果在正和负刷新周期内将0V电压施加给液晶电容。这样使液晶像素变亮。
当使用来自MRAM的数据而非通过列线提供的数据来操纵像素时，为了使晶体管24处于非传导状态，使栅线保持在低电压。
在驱动电路26的上述形式中，在某些情况下，开始时可能没有完全确定触发器的状态，或者帧之间可能不会完全放电。这会留下使MRAM的读出歪斜(skew)的剩余电荷。可通过驱动电路26的另一种可能的形式避免或者减轻这种现象，在电路中省略了p型TFT 76和n型TFT 77，即驱动电路相反仅包括n型TFT 75和n型TFT 78。从而，尽管这些TFT 75、78可通常地交替以改变液晶上的极性，但是实际上可以将其一起接通，从而将触发器电路64复位。
因此第二MRAM 62设置为并作为基准MRAM，即其提供一种基准，据此可以差值的形式可靠地观察和测量可切换第一MRAM 60的改变状态。这样就潜在地放宽了制造或者其他公差，因为由于制造公差或者操作温度等影响可切换第一MRAM 60的任何变化，也趋于存在并通过相应方式影响基准第二MRAM 62。
图6表示本实施例中像素20所采用的结构性布局的示意图，其没有按照比例绘出。为了清楚起见，没有示出驱动电路26、极性线40、刷新线41和读出线42。实际上，可独立于这些未示出对象而实现下述结构性布局的优点。图6中所示的上面已经描述的对象为字线43、栅线44、TFT 24、列线54、位线45、像素电极27和触发器电路64。
如同常规的主动矩阵显示装置那样，使用常规的薄膜沉积、掩蔽和蚀刻处理形成多个部件和线中的每一个。图7为表示用于形成图6中所示像素内存储器结构的某些处理步骤的流程图。
在步骤s2，在同一掩蔽阶段中形成字线43和栅线44。从而，有利的是，在关于像素内存储器的操作中使用的、且不存在于不具有像素内存储器的常规主动矩阵显示装置中的字线43，可在常规装置无论如何都必须的掩蔽阶段(为了提供栅线44)中提供，即无需附加的掩蔽阶段。此外，可使用栅电介质形成MRAM与字线43之间的介电层。
在步骤s4，使用半色调掩模(half tone mask)在字线43之上形成第一MRAM 60和第二MRAM 62作为相应的MRAM堆栈。当从上方观察时，分别用附图标记84和85表示第一MRAM 60和第二MRAM 62的MRAM堆栈的位置。
在步骤s6，在和彼此相同的掩蔽阶段中形成位线45和列线54。因此，有利地是，在关于像素内存储器的操作中使用的、且不存在于不具有像素内存储器的常规主动矩阵显示装置中的位线45，可在常规装置无论如何都必须的掩蔽阶段(为了提供列线54)中提供，即无需附加的掩蔽阶段。
在步骤s6即该掩蔽阶段中，还形成下面称为第一触发器连接86和第二触发器连接87的两个连接。第一触发器连接86将触发器电路64与第一接触通孔相连，而第一接触通孔连接于第一MRAM 60的底部，即，有效地连接触发器电路64的第一n型TFT 68与第一MRAM 60。在图6中用附图标记88表示从上方观看时第一接触通孔的位置。同样，第二触发器连接87将触发器电路64连接至第二接触通孔，而第二接触通孔连接于第二MRAM 62的底部，即，有效地连接触发器电路64的第二n型TFT 69与第二MRAM 62。图6中用附图标记89表示从上方观察时第二接触通孔的位置。(形成接触通孔表示在本实施例中，与常规主动矩阵显示装置相比，所需的两个附加掩蔽阶段中的第二个掩蔽阶段，以增加图6中所示的附加特征。)位线45布局成从TFT 24(TFT 24作为像素的主寻址开关装置)延伸到像素电极27。在其中包括的，位线设置成横跨第一MRAM 60(在图6中示出为横跨特征84，其示出了从上方观察时第一MRAM 60的位置)。这表明沿位线45从TFT 24到像素电极27流经的电流横跨第一MRAM 60或在其上经过，如图6中箭头90所示，从而产生第一MRAM 60所需的阻态改变。
此外，就位线45相对于第二MRAM 62的布局而言，本实施例另一个可选的优势特征如下。位线45设置成处于第二MRAM 62上方，但是不横跨第二MRAM 62或在其上经过，在某种意义上讲继续延伸到其最终点处用于电流流动(此处为像素电极27)。在图6中看出该设置作为位于特征85之上的位线45，其表示从上方观看的第二MRAM 62位置，但是不再进一步延伸。这表明沿位线45从TFT 24到像素电极27流经的电流不横跨第二MRAM 62或在其上经过，但是取而代之的是将其旁路，如图6中箭头91所示。这样可避免或者减小其他可能布局中可能产生的重叠电容，其中位线在途中可能例如在第二MRAM62之上经过到达像素电极27。
本实施例中包含的另一个有利特征如下所述。字线43位于栅线44与像素电极27之间。这表明位线45不必在栅线44上经过。这就减少了否则会由与栅线44重叠的位线45所产生的重叠电容的量。通常与前面段落中讨论的重叠电容的电势降低相结合。
现在将参照图8说明本实施例像素内存储器结构的进一步的细节，图8表示图6中所示的点X-X间的横截面。字线43沿横截面的底部延伸。介电层94处于字线43之上，使字线43与MRAM绝缘(如前面所述，可使用栅介电层构成介电层94)。将作为MRAM接触延长部分96的导体层，处于介电层94之上。另外的介电层95a、95b、95c设置在MRAM接触延伸部分96之上和周围。第一MRAM 60的MRAM堆栈97形成在MRAM接触延伸部分96的一端。位线45位于MRAM堆栈97的顶部上。接触通孔98处于MRAM接触延伸部分96另一端的上方。第一触发器连接86沿该另外的介电层95a延伸到接触通孔98。从而在触发器电路64与MRAM堆栈97之间，通过接触通孔98和MRAM接触延伸部分96实现连接。可以理解，在其他实施例中可通过其他常规方式实现这种连接。
可使用任何适当的MRAM堆栈，例如上面参照图3所述的简单的MRAM堆栈实现本发明。但是，在本实施例中采用优选的MRAM堆栈设计。
图9用剖面图(没有按照比例绘出)表示这种优选的MRAM堆栈。描述了MRAM堆栈的可切换形式，但是除自由层102和钉扎层106的极化方向以外，相同细节也适用于上述的基准MRAM。现在将依照其在MRAM堆栈形成过程中的沉积顺序来描述各层，其如图9中所示沿纸面向上。本实施例中底部接触为前面所述的MRAM接触延伸部分96，其延伸到其余MRAM堆栈的边缘之外，以产生如前面所述的接触。MRAM接触延伸部分96是约3.5nm厚的Ta层，并且就机械性质和MRAM堆栈的沉积过程而言，还作为缓冲层。
下一层为包括大约2nm厚Ni81Fe19层的(传导)层132。下一层为包括大约20nm厚Pt50Mn50层的交换偏置层134。
下一层为钉扎层106(使用与图3相同的附图标记)，即磁电极。该钉扎层106这里由三层组成，即约3nm厚的第一Co90Fe10层136、约0.8nm厚的Ru层138和约3nm厚的第二Co90Fe10层140。第二Co90Fe10层104具有前面图3中所示的固定磁性取向110。第一Co90Fe10层136的固定磁性取向141反向平行于第二Co90Fe10层104的固定磁性取向110。使用两个这种耦合层取代一个单一的铁磁层在铁磁领域中是已知的，如使用人造反铁磁层，也称作合成铁氧磁材料。从在此引作基准的专利WO99/58994中可得到这种合成物的进一步详细资料。
下一层为隧道势垒层104(使用与图3中相同的附图标记)，此处其包含约0.8nm厚的氧化Al层。
下一层为自由层102(使用与图3中相同的附图标记)。该自由层102此处由两层组成，即约厚4nm的Co90Fe10层和约厚10nm的Ni80Fe20层，具有双头箭头112所示的两种可切换且相反的磁性取向(使用与图3相同的附图标记)。
下一层为包括约10nm厚Ta层的保护(传导)层146。
如前面所述，由位线45产生顶部接触。
上述实施例包括多个组合的优势特征。但是，在其他实施例中，如前面情形中的示例，其中很多可以单独地或以两种或多种的任意组合实现。
在进一步的实施例中，采用参照图2和/或图3和/或图4和/或图5所述的电路结构，但是具有任何适宜的结构性布局，并采用除了上述方法以外的任何适当沉积方法形成。另一种可能性是，MRAM和触发器结构如同上述那样设置，但是具有除了上述驱动电路以外的任何适当的驱动电路。另一种可能是，采用具有除了触发器电路以外的读出电路的可切换MRAM和基准MRAM。同样，可使用包括其他触发器电路设计的其他读出电路设计、和/或其他MRAM堆栈设计、和/或像素电极细节、和/或开关部件细节、和/或驱动线细节等来取代上述内容。
例如，在上述实施例中，使用基于隧道势垒的MRAM。但是，在其他实施例中，取而代之可使用例如基于巨磁阻的MRAM，或者基于霍尔效应的MRAM的其他类型的MRAM。
在进一步的实施例中，可为每个像素设置不止一个的可切换MRAM和/或不止一个的基准MRAM，并且将其设置成任何适当的方式，用于提供例如增大的读出能力。
在其他实施例中，在沉积过程中，对于任何适宜的存储器内像素设计而言，字线与栅线在同一阶段中提供。
在其他实施例中，在沉积过程中，对于任何适宜的存储器内像素设计而言，位线与列线在同一阶段中沉积。
在其他实施例中，对于任何适宜的存储器内像素设计而言，在像素电极与栅线之间设置位线，使位线不从栅线上经过。
在其他实施例中，可将上述可能结构应用于其他类型的主动矩阵。
在其他实施例中，可将上述可能结构应用于使用其他类型的液晶装置，或者应用于任何其他真正适合类型的显示装置，包括例如等离子体、聚合物发光二极管、有机发光二极管和场发射显示装置。
在其他实施例中，在除了显示装置以外的应用中，可采用包括两个或更多MRAM和读出电路的存储器结构或电路。例如，其可以用于诸如医疗传感器的传感器。另一种可能是可以用作集成电路中的嵌入式存储器。
权利要求
1.一种存储器电路(25)，包括可切换磁阻随机存取存储器，MRAM(60)；基准MRAM(62)；以及读出电路(64)；所述可切换MRAM和基准MRAM均耦合到读出电路。
2.根据权利要求1所述的存储器电路，其中可切换MRAM(60)包括自由层(102)和钉扎层(106)，自由层的磁性取向可在分别基本上平行和反向平行于钉扎层磁性取向的两个方向之间切换；并且基准MRAM(62)包括自由层(102a)和钉扎层(106a)，所述自由层包括均基本上垂直于钉扎层磁性取向的两个磁性取向。
3.根据权利要求2所述的存储器电路，其中可切换MRAM和基准MRAM的自由层(102，102a)由相同的沉积层形成，和/或可切换MRAM和基准MRAM的钉扎层(106，106a)由相同沉积层形成。
4.根据权利要求1到3其中任何一个所述的存储器电路，其中读出电路为触发器电路。
5.根据权利要求4所述的存储器电路，其中触发器电路包括两个输入，所述可切换MRAM(60)耦合到其中一个输入，所述基准MRAM(62)耦合到另一输入。
6.一种显示装置，包括多个像素(20-23)和多个根据权利要求1到5其中任何一个所述的存储器电路，每个像素与相应一个存储器电路相关。
7.一种用于显示装置的像素(20)和像素内存储器(25)，包括开关装置(24)；像素电极(27)；可切换MRAM(60)；基准MRAM(62)；以及位线(45)，该位线从开关装置延伸到像素电极；该位线横跨可切换MRAM的其中一端，并且处于基准MRAM的其中一端之上，但不横跨基准MRAM的该端。
8.根据权利要求7所述的像素(20)和像素内存储器(25)，还包括在可切换MRAM和基准MRAM其中每一个的另一端下面延伸的字线(43)。
9.根据权利要求8所述的像素和像素内存储器，还包括栅线(44)，用于驱动开关装置(24)，耦合至开关装置；并且其中，字线处于像素电极与栅线之间，从而位线从字线上经过，但不从栅线上经过。
10.根据权利要求9所述的像素和像素内存储器，还包括与可切换MRAM(60)和基准MRAM(62)耦合的读出电路(64)。
11.根据权利要求7到10其中任何一个所述的像素和像素内存储器，其中所述可切换MRAM(60)包括自由层(102)和钉扎层(106)，自由层的磁性取向可在分别基本上平行于和反向平行于钉扎层磁性取向的两个方向之间切换；并且基准MRAM(62)包括自由层(102a)和钉扎层(106a)，自由层的磁性取向可在均基本上垂直于钉扎层磁性取向的两个方向之间切换。
12.根据权利要求11所述的像素和像素内存储器，其中由相同的沉积层形成可切换MRAM和基准MRAM的自由层，和/或由相同的沉积层形成可切换MRAM和基准MRAM的钉扎层。
13.根据权利要求10到12其中任何一个所述的像素和像素内存储器，其中该读出电路为触发器电路。
14.根据权利要求13所述的像素和像素内存储器，其中该触发器电路包括两个输入，所述可切换MRAM耦合至其中一个输入，基准MRAM耦合至另一个输入。
15.一种显示装置(1)，包括根据权利要求7到14其中任何一个所述的像素和像素内存储器。
16.根据权利要求15所述的显示装置，其中该像素和像素内存储器与显示装置的主动矩阵元件(24)和驱动线(40-44，47-51，54，55)集成。
17.一种形成存储器设置的方法，包括由一个或多个公共沉积层形成可切换MRAM(60)和基准MRAM(62)。
18.根据权利要求17所述的方法，其中所述可切换MRAM形成为包括自由层和钉扎层，自由层的磁性取向可在分别基本上平行于和反向平行于钉扎层的磁性取向的两个方向之间切换；并且基准MRAM形成为包括自由层和钉扎层，自由层包括均基本上垂直于钉扎层的磁性取向的两个磁性取向。
19.根据权利要求17或18所述的方法，还包括形成与MRAM耦合的读出电路(64)。
20.根据权利要求19所述的方法，其中所述读出电路为触发器电路。
21.根据权利要求17到20其中任何一个所述的方法，其中MRAM形成为显示装置的主动矩阵的一部分。
全文摘要
使用磁阻随机存取存储器(MRAM)提供用于显示装置的像素内存储器电路。存储器电路(25)包括两个MRAM(60，62)，每一个均耦合至触发器电路(64)的相应输入。显示装置(1)提供有包括各自与存储器电路(25)相关的多个像素(20)。其中一个MRAM为可切换MRAM(60)，另一MRAM为基准MRAM(62)，基准MRAM(62)设置成提供基准，据此易于以差值的形式观察和测量可切换MRAM(60)的改变状态。
文档编号H01L43/08GK1692447SQ03810475
公开日2005年11月2日 申请日期2003年4月29日 优先权日2002年5月10日
发明者P·J·范德扎格, M·J·爱德华兹, K·-M·H·伦森 申请人:皇家飞利浦电子股份有限公司