专利名称：半导体器件的导线形成方法
技术领域：
本发明涉及一种半导体器件的导线形成方法，更具体地说，涉及一种形成改善接触电阻特性的半导体器件的导线的改进方法。
背景技术：
作为半导体器件的数据I/O路径的位线结构包括由多晶硅层或钨硅化物层组成的多晶金属硅化物结构(polycide structure)。对于高集成度和高速半导体器件而言，由于多晶金属硅化物结构具有高薄层电阻而受到限制，常用具有低电阻的钨位线代替。
因为钨位线的接触电阻随后续的热处理而变，所以需要使电阻稳定。
一般而言，在后续的热处理过程中，在形成厚Ti膜的P+区中由于在源极/漏极区中的掺杂损失使接触电阻显著增加。因此，采用较薄的Ti膜构成位线。
然而，尽管薄Ti膜可使P+区的接触电阻稳定，但N+区和栅电极的钨硅化物层的接触电阻却大大增加。
因此，需调整Ti膜的厚度，使P+区、N+区和栅极区的接触电阻具有适中的值。
然而，如图1所示，当接触面积较小时，接触电阻尤其是栅电极的接触电阻将急剧增加，因而，必须增加Ti膜的厚度以降低接触电阻。但如上所述，增加Ti膜的厚度又将增加P+区的接触电阻，结果导致器件的性能降低。
发明内容
据此，本发明要解决的技术问题是提供一种半导体器件的导线形成方法，其中，在源极/漏极区的表面上形成钴硅化物层，以稳定接触性能并提高器件的可靠性。
为了解决所述问题，本发明提供一种半导体器件的导线形成方法，该方法包括在包括栅电极和掺杂结区的半导体基底上形成较低绝缘膜；蚀刻所述较低绝缘膜，以形成暴露栅电极上表面的第一接触孔和暴露掺杂结区的第二接触孔；在通过第二接触孔暴露的掺杂结区上形成钴硅化物层；在包括所述第一和第二接触孔的所述半导体基底上形成由Ti膜和TiN膜组成的叠层结构；在包括所述第一和第二接触孔的较低绝缘膜上形成导电层；及对导电层构图，以形成导线图形。
下面参照附图对本发明进行描述，通过描述将能更深刻地理解本发明，所示附图仅为示例性说明，而并非是对本发明的限制。附图中图1为接触电阻随接触区变化而变的曲线；图2A至2D为横截面图，它们示出了本发明的半导体器件的导线形成方法。
具体实施例方式
下文将参照附图对本发明一优选实施方式的半导体器件导线形成方法进行详细描述。
图2A至2D为横截面图，它们示出了本发明的半导体器件的导线形成方法。
参见图2A，在半导体基底11上形成一层用于限定有源区的器件绝缘膜(图中未示出)。
接着，在半导体基底11上形成栅极氧化膜15、用于栅电极的多晶硅膜17、钨硅化物层19和硬掩模膜(hard mask film)21组成的叠层结构。再对该叠层结构进行蚀刻，以形成栅电极。
然后，用该栅电极作为注入掩模，在半导体基底11中离子注入n型或P型杂质，以形成掺杂结区13。
此后，在半导体基底11上形成绝缘膜(未示出)，并各向异性地进行蚀刻，以便在栅电极的侧壁处形成绝缘膜隔离部分23。
接着，在半导体基底11上形成使整个表面平面化(Planarizing)的较低绝缘膜25。对较低绝缘膜25和硬掩模膜21有选择地进行蚀刻，以形成暴露钨硅化物层19的第一接触孔27和暴露掺质结区13的第二接触孔29。
可以除去第一接触孔27和第二接触孔29底部自然形成的氧化物膜。
随后，在包括第一和第二接触孔27和29的半导体基底11上形成钴膜31。优选用PVD工艺形成钴膜31，使其厚度范围为50至150。也可用钴膜和氮化钛膜组成的叠层结构代替钴膜31。
参见图2B，使钴膜31经受快速热处理工序，以使钴膜31与掺杂结区13的表面发生反应，从而形成钴硅化物层33。
优选所述快速热处理工序包括温度范围为650至750℃、进行时间为10至30秒的第一快速热处理工序；和温度范围为800至880℃、进行时间为10至30秒的第二快速热处理工序。也可以省去第一快速热处理工序。
参见图2C，除去钴膜31的未反应部分。优选用SC-1溶液，即NH4OH、H2O2和H2O的混合物溶液进行所述去除工序。
再参见图2D，在包括第一和第二接触孔27和29的半导体基底11上形成由Ti膜和TiN膜组成的叠层结构35。优选Ti膜厚度范围为100至200并通过第一PVD工序形成，而TiN膜厚度范围为100至400并通过第二PVD工序形成。
然后，在包括第一和第二接触孔27和29的较低绝缘膜25上形成导电层37。优选导电层37包括钨。
接着，对导电层37构图，以形成如位线图形或金属导线之类的导线图形。
如前所述，根据本发明，在源极/漏极区表面上形成钴硅化物层，以使接触性能稳定并提高器件的可靠性。
在不超出本发明的构思和主要特征的前提下，本发明可以有多种实施方式，因此应当理解，上面详细描述的实施方式并非是对本发明的限制，除非另有说明，应在所附的权利要求书限定的构思和保护范围内作宽广的解释，因此，落入权利要求书所界定的范围内的所有改变、改型或等同替换都将被所附的权利要求书涵盖。
权利要求
1.一种半导体器件的导线形成方法，包括以下步骤在包括一栅电极和一掺杂结区的一半导体基底上形成一较低绝缘膜；蚀刻所述较低绝缘膜，以形成暴露所述栅电极的上表面的一第一接触孔和暴露所述掺杂结区的一第二接触孔；在通过所述第二接触孔暴露的所述掺杂结区上形成一钴硅化物层；在包括所述第一和第二接触孔的所述半导体基底上形成由一Ti膜和一TiN膜组成的一叠层结构；在包括所述第一和第二接触孔的所述较低绝缘膜上形成一导电层；及对所述导电层构图，以形成导线图形。
2.如权利要求1所述的方法，其中，所述形成钴硅化物层的步骤包括在包括所述第一和所述第二接触孔的所述半导体基底上形成一钴膜；进行快速热处理工序，以使所述钴膜与所述掺杂结区的一表面发生反应；及除去所述钴膜的未发生反应的部分。
3.如权利要求2所述的方法，其中，所述钴膜由PVD方法形成，其厚度范围从50至150。
4.如权利要求2所述的方法，其中，所述快速热处理工序包括在温度范围为650至750℃、时间为10至30秒的条件下，进行一第一快速热处理工序；在温度范围为800至880℃、时间为10至30秒的条件下，进行一第二快速热处理工序。
5.如权利要求2所述的方法，其中，用NH4OH、H2O2和H2O的混合物溶液进行所述除去所述钴膜的未发生反应的部分的步骤。
6.如权利要求1所述的方法，其中，所述形成由一Ti膜和一TiN膜组成的叠层结构的步骤包括经第一PVD工序形成厚度范围为100至200的所述Ti膜；和经第二PVD工序形成厚度范围为100至400的所述TiN膜。
7.如权利要求1所述的方法，其中，所述导线图形是位线图形或金属导线。
全文摘要
本发明公开了一种形成半导体器件导线的方法。在通过接触孔暴露的掺杂结区上形成钴硅化物层，该钴硅化物层可使接触电阻稳定，因此，掺杂结区的接触电阻在后续热处理工序中不发生变化。
文档编号H01L21/336GK1638064SQ20041006194
公开日2005年7月13日 申请日期2004年6月29日 优先权日2003年12月24日
发明者陈成坤 申请人:海力士半导体有限公司