专利名称：可增加操作效率的单闸极非挥发性储存元件及操作方法
技术领域：
本发明是有关一种单闸极非挥发性储存元件，特别是关于一种可增加操作效率的单闸极非挥发性储存元件及其操作方法。
背景技术：
储存器大致可分为两类，分别为挥发性及非挥发性储存元件，其最大的差别在于电源关闭后，非挥发性储存元件的储存资料仍能持续被保存，同时亦能以通电的方式重复修改其内容。非挥发性储存元件中，罩幕式唯读储存元件(Mask Read Only Memory，Mask ROM)只能写入资料，不能修改；可抹除程序化唯读储存元件(Erasable Programmable Read OnlyMemory，EPROM)需用紫外线才能更改资料；电子式可抹除程序化唯读储存元件(Electrically Erasable Programmable Read Only Memoy，EEPROM)则利用电压更改资料，正因为具备重覆修改及可将资料保存性的优点，所以被广泛使用于电子产品上。
公知一双闸极的非挥发性储存元件中，包含晶体管闸极层外，尚需利用导电层以储存电荷，在制程上则较一般CMOS制程多出薄膜沉积、蚀刻及曝光显影等步骤，使得成本增加、制程复杂、元件良率下降等缺失，尤其在使用于嵌入式(Embedded)EEPROM时，上述问题更为明显。
如图1所示，为公知一单闸极的非挥发性储存元，该元件在一半导体基底2中的两侧设有一源极4及一汲极6，且在源极4及汲极6之间形成一通道8，依序于半导体基底2表面上叠设一氧化物层10、一氮化物层12、一氧化物层14及一闸极层16。此元件在进行程序化写入及抹除时，需有足够大的电压以提供给源极4及汲极6，经由高压差以形成的通道，以便进行上述动作，因此，公知一单闸极的非挥发性储存元的操作电流偏高而使得漏电流产生，故本发明的目的即在提出一解决此问题的结构改良及其操作方法。
发明内容
本发明的主要目的是提供一种一单浮接闸极结构，由一未接出的第三离子掺杂区，而提供一种高隔离效果，以达成减少漏电流的产生，进而增加程序化时及抹除时的效率。
本发明的另一目的是降低浮接闸极在程序化时及抹除时的电压需求。
本发明的再一目的是减少浮接闸极面积，以达成缩小浮接闸极的功效。
为实现上述目的，本发明提供的可增加操作效率的单闸极非挥发性储存元件，包括一半导体基底；一晶体管，设置于该半导体基底的表面，该晶体管包括一第一介电层设置于该半导体基底表面上，一第一闸极位于叠设于该第一介电层上方，复数第一离子掺杂区设置于该第一闸极的两侧，以分别作为源极及汲极；以及一电容，设置于该半导体基底的表面，该电容包括一第二介电层设置于半导体基底表面上，一第二闸极叠设于该第二介电层上方，一第二离子掺杂区位于该第二闸极下方的半导体基底内，且于该第二离子掺杂区内的一侧有未接出的一第三离子掺杂区，其中，该第一及第二闸极被电连接且以一隔离材料隔离，以形成单浮接闸极。
其中该晶体管为金氧半场效晶体管(MOSFET)。
其中该半导体基底为P型半导体基底或N型半导体基底。
其中该第一离子掺杂区及该第二离子掺杂区是掺杂一第一型离子，该半导体基底及该第三离子掺杂区则掺杂一第二型离子，所掺杂的该第一型离子与该第二型离子为相异。
其中该半导体基底为P型半导体基底，该第一离子掺杂区及该第二离子掺杂区为N型离子掺杂区，该第三离子掺杂区为P型离子掺杂区。
其中该半导体基底为N型半导体基底，该第一离子掺杂区及该第二离子掺杂区为P型离子掺杂区，该第三离子掺杂区为N型离子掺杂区。
其中在该半导体基底内且位于该第一离子掺杂区下方还设有一第四离子掺杂区，该第四离子掺杂区与该第二离子掺杂区掺杂同型的离子。
其中该半导体基底为P型半导体基底，该第一离子掺杂区及该第三离子掺杂区为P型离子掺杂区，该第二离子掺杂区及该第四离子掺杂区为N型离子掺杂区。
其中该半导体基底为N型半导体基底，该第一离子掺杂区及该第三离子掺杂区为N型离子掺杂区，该第二离子掺杂区及该第四离子掺杂区为P型离子掺杂区。
本发明提供的可增加操作效率的单闸极非挥发性储存元件的操作方法，该单闸极非挥发性储存元件具有一P型半导体基底，该P型半导体基底上设有作为源极及汲极的复数第一离子掺杂区、一第一介电层及一第一闸极组成的一晶体管，另有一电容由一第二介电层、一第二闸极、一第二离子掺杂区及一第三离子掺杂区组成，将第一及第二闸极上方电连接而成为一单浮接闸极，且分别施加一半导体基底电压、源极电压、汲极电压、控制闸电压于该半导体基底、该源极、该汲极与该第二离子掺杂区上，该操作方法包括在实行一程序化过程中，该半导体基底为接地，或半导体基底电压接近零但非零状态，且该源极及汲极电压远低于该控制闸电压，但高于该半导体基底电压；以及在实行一抹除过程中，该源极及汲极电压远小于该控制闸电压，但大于该半导体基底电压；本发明提供的可增加操作效率的单闸极非挥发性储存元件的操作方法，该单闸极非挥发性储存元件具有一P型半导体基底，于该P型半导体基底上设有一N井结构、作为源极及汲极的复数第一离子掺杂区、一第一介电层及一第一闸极组成的一晶体管，另有一电容由一第二介电层、一第二闸极、一第二离子掺杂区及一第三离子掺杂区组成，将第一及第二闸极上方电连接而成为一单浮接闸极，且分别施加一井电压、半导体基底电压、源极电压、汲极电压及控制闸电压于该N井结构、该半导体基底、该源极、该汲极与该第二离子掺杂区上，该操作方法包括在实行一程序化过程中，该半导体基底为接地，或半导体基底电压接近零但非零状态，该井电压高于该源极及汲极电压，该源极及汲极电压高于该控制电压，该控制电压高于半导体基底电压；以及在实行一抹除过程中，该井电压高于该半导体基底电压，该控制闸电压大于该井电压，且该源极及汲极电压小于该半导体基底电压。
本发明提供的可增加操作效率的单闸极非挥发性储存元件的操作方法，该单闸极非挥发性储存元件具有一N型半导体基底，该N型半导体基底上设有作为源极及汲极的复数第一离子掺杂区、一第一介电层及一第一闸极组成的一晶体管，另有一电容由一第二介电层、一第二闸极、一第二离子掺杂区及一第三离子掺杂区组成，将第一及第二闸极上方电连接而成为一单浮接闸极，且分别施加一半导体基底电压、源极电压、汲极电压、控制闸电压于该半导体基底、该源极、该汲极与该第二离子掺杂区上，该操作方法包括在实行一程序化过程中，该半导体基底为接地，或半导体基底电压接近零但非零状态，该源极及汲极电压低于该半导体基底电压，且高于该控制闸电压；以及在实行一抹除过程中，该控制闸极电压小于该半导体基底电压，且该源极及汲极电压大于该控制闸电压。
本发明提供的可增加操作效率的单闸极非挥发性储存元件的操作方法，该单闸极非挥发性储存元件具有一N型半导体基底，于该N型半导体基底设有一P井结构、作为源极及汲极的复数第一离子掺杂区、一第一介电层及一第一闸极组成的一晶体管，另有一电容由一第二介电层、一第二闸极、一第二离子掺杂区及一第三离子掺杂区组成，将二导电闸极电连接而成为一单浮接闸极，且分别施加一井电压、半导体基底电压、源极电压、汲极电压及控制闸电压于该P井结构、该半导体基底、该源极、该汲极与该第二离子掺杂区上，该操作方法包括在实行一程序化过程中，该半导体基底为接地，或半导体基底电压接近零但非零状态，该源极电压高于该井电压，该汲极电压高于该源极电压，且该控制闸电压高于该源极电压且小于该半导体基底电压；以及在实行一抹除过程中，该井电压大于该控制闸电压，却小于该半导体基底电压，且该源极及汲极电压大于该半导体基底电压。
图1为公知技术的非挥发性储存元件结构剖视图。
图2为本发明的单闸极非挥发性储存元件第一实施例结构剖视图。
图3(a)为本发明的单闸极非挥发性储存元件的第一实施例设有四个端点的结构示意图。
图3(b)为本发明单闸极非挥发性储存元件第一实施例结构的电路符号。
图4为本发明的单闸极非挥发性储存元件第一实施例的抹除架构视示意图。
图5为本发明的单闸极非挥发性储存元件第二实施例结构剖视图。
图6为本发明的单闸极非挥发性储存元件的第二实施例的程序化及抹除结构视示意图。
图7为本发明的单闸极非挥发性储存元件第三实施例结构剖视图。
图8为本发明的单闸极非挥发性储存元件的第三实拖例的程序化及抹除结构视示意图。
图9为本发明的单闸极非挥发性储存元件第四实施例结构剖视图。
图10为本发明的单闸极非挥发性储存元件的第四实抱例的程序化及抹除结构视示意图。
具体实施例方式
以下由具体实施例配合附图作详加说明，以便更容易了解本发明的目的，技术内容、特点及其所达成的功效。
本发明提供一种单闸极非挥发性储存元件，利用一单浮接闸极连接一电容，且于电容的第二离子掺杂区内一侧设有一未接出的第三离子掺杂区，使其产生高隔离效果而减少漏电流产生。
如图2所示，为本发明单闸极非挥发性储存元件的第一实施例结构剖视图，先提供一P型半导体基底18，且于P型半导体基底18内设有一NMOS晶体管(NMOSFET)20及一N井(N-well)电容22；其中NMOS晶体管20包括一第一介电层202设置于P型半导体基底18表面上，于第一介电层202上方叠设第一闸极204，以及二N+离子掺杂区设置于第一闸极204两侧，使其分别成为源极206及汲极208，而于源极206及汲极208之间设有一通道210；另有一N井电容22包含一第二介电层222设置于P型半导体基底18表面上，第二闸极224叠设置于该第二介电层222上方，N井226位于第二闸极下方214的半导体基底18内，且于N井226内的一侧有未接出的P+离子掺杂区228。于NMOS晶体管内20的第一闸极204与N井电容22内的第二闸极224被电连接，且于两者之间设有一隔离材料24以作为隔离用，而形成一单浮接闸极(floating Rate)26的结构。
如图3(a)所示，分别在单闸极非挥发性储存元件上设置源极、汲极、控制闸极以及半导体基底连接结构的四个端点，并分别施加一电压于源极206、汲极208、N井226及P型半导体基底18，使其产生一源极电压Vsource、汲极电压Vdrain、控制闸极电压Vcontrol及半导体基底电压Vsubstrate；如图3(b)所示为其电路符号，此单闸极非挥发性储存元件的程序化条件如下1.半导体基底电压Vsubstrate＝0(P型半导体基底18接地)；以及2.Vsource＞Vsubstrate＝0(使源极206与P型半导体基底18接面产生一逆向偏压)，且其＜Vdrain(产生汲极电流)。
故，Vcontrol＞Vdeain＞Vsource＞Vsubstrate＝0(使NMOS晶体管20打开且产生闸极电流)。
如图4所示，其为本发明的第一实施例的抹除结构示意图，先提供足够大的闸极电压Vcontrol使F-N穿隧电流由N井电容22经过单浮接闸极26而流向NMOS晶体管20，其中源极及汲极电压Vsource、Vdeain远小于控制闸电压Vcontrol，但大于半导体基底电压Vsubstrate。
如图5所示，其为本发明的第二实施例结构剖视图，先提供一P型半导体基底18，且于P型半导体基底18内设有一PMOS晶体管(PMOSFET)28及一N井(N-well)电容22，与第一实施例的差异为PMOS晶体管28，PMOS晶体管28包括一第一介电层202设置于P型半导体基底18的表面上，于第一介电层202上方叠设第一闸极204，以及二P+离子掺杂区设置于第一闸极204两侧，使其分别成为源极206及汲极208，而于源极206及汲极208之间设有一通道210，于第一闸极204下方且位于P型半导体基底18内还设一N井结构282，其余结构相同；且于PMOS晶体管28内的第一闸极204与N井电容22内的第二闸极224被电连接，且于两者之间设有一隔离材料24以作为隔离用，而形成一单浮接闸极26的结构。
如图6所示，分别施加一井电压Vwell、半导体基底电压Vubstrate、源极电压Vsource、汲极电压Vdeain及控制闸电压Vcontrol于N井结构282、P型半导体基底18、源极206、汲极208与N井226，其中，第二实施例的单闸极非挥发性储存元件的程序化条件如下1.半导体基底电压Vsubstrate＝0(P型半导体基底18接地)；以及2.Vsource＜Vwell(使源极206与PMOS晶体管28的N井结构282接面产生一逆向偏压)，且其＞Vdrain(产生汲极电流)。
故，Vcontrol＜Vdrain＜Vsource＜Vwell(使PMOS晶体管28打开且产生闸极电流)，且Vcontrol＞Vsubstrate(使控制闸极与P型半导体基底18的N/P接面产生一逆向偏压)。
第二实施例的单闸极非挥发性储存元件的抹除结构条件，其须具有足够大的控制闸极电压Vcontrol使得F-N穿隧电流由N井电容22经过单浮接闸极26而流向PMOS晶体管28，其中井电压Vwell高于半导体基底电压Vsubstrate，控制闸电压Vcontrol远大于井电压Vwell，且源极及汲极电压Vsource、Vdrain小于半导体基底电压Vsubstrate。
如图7所示，为本发明的第三实施例结构剖视图，先提供一N型半导体基底30，且于N型半导体基底30内设有一PMOS晶体管28及一P井(P-well)电容32，在P井322内一侧设有一未接出N+离子掺杂区324；同样地，于PMOS晶体管28的第一闸极204和P井电容32的第二闸极224被电连接且于两者之间使用一隔离材料24予以隔离，而形成一单浮接闸极26。
如图8所示，分别施加一半导体基底电压Vsubstrate、源极电压Vsource、汲极电压Vdrain及控制闸电压Vcontrol于N型半导体基底30、源极206、汲极208与P井322上，其中，第三实施例的单闸极非挥发性储存元件的程序化条件如下
1.半导体基底电压Vsubstrate＝0(N型半导体基底30接地)；以及2.Vsouroe＜Vsubstrate＝0(使源极206与N型半导体基底30接面产生一逆向偏压)，且其＞Vdrain(产生汲极电流)。
故，Vcontrol＜Vdrain＜Vsource＜Vsubstrate＝0(将PMOS晶体管28打开且产生闸极电流)。
第三实施例的单闸极非挥发性储存元件的抹除结构条件，先提供足够小的控制闸极电压Vcontrol使F-N穿隧电流从PMOS晶体管28透过浮接闸极26而流向P井电容32，其中控制闸极电压Vcontrol远小于该半导体基底电压Vsubstrate，且源极Vsource及汲极电压Vdrain大于控制闸电压Vcontrol。
如图9所示，为本发明的第四实施例结构剖视图，在一N型半导体基底30内设有一NMOS晶体管20及一P井(P-well)电容32，与第三实施例的差异为NMOS晶体管20，NMOS晶体管20包括一第一介电层202设置于N型半导体基底30表面上，于第一介电层202上方叠设第一闸极204，以及二N+离子掺杂区设置于第一闸极204两侧，使其分别成为源极206及汲极208，而于源极206及汲极208之间设有一通道210，于第一闸极下方且位于N型半导体基底18内还设一P井结构212，于NMOS晶体管20的第一闸极204与P井电容32的第二闸极224被电连接且用一隔离材料24予以隔离，使形成一单浮接闸极26。
如图10所示，分别施加一井电压Vwell、半导体基底电压Vsubstrate、源极电压Vsouroe、汲极电压Vdrain及控制闸电压Vcontrol于P井结构212、N型半导体基底30、源极206、汲极208与P井322上，其中，第四实施例的单闸极非挥发性储存元件的程序化条件如下1.半导体基底电压Vsubstrate＝0(N型半导体基底30接地)；以及2.Vsource＞Vwell＝0(使源极206与N型半导体基底30接面产生一逆向偏压)，且其＜Vdrain(产生汲极电流)。
故，Vcontrol＞Vdrain＞Vsource＞-Vwell(将NMOS晶体管20打开且产生闸极电流)，且Vcontrol＜Vsubstrate(使控制闸极与N型半导体基底30的N/P接面产生一逆向偏压)。
第四实施例的单闸极非挥发性储存元件的抹除架构的条件，其须具有足够小的控制闸极电压Vcontrol，使得F-N穿隧电流从NMOS晶体管20经过单浮接闸极26而流向P井电容32，其中井电压VwelI远大于控制间电压Vcontrol，却小于半导体基底电压Vsubstrate，且源极及汲极电压Vsource、Vdrain大于半导体基底电压Vsubstrate。
综合上所述，本发明提供一种可增加操作效率的车闸极非挥发性储存元件及其操作方法，利用传统CMOS制程使晶体管与电容连接一单浮接闸极，且于电容的井内一侧设有一未接出的第三离子掺杂区，以提供一种高隔离效果而减少漏电流的产生，并达成降低电压的功效，使得单闸极非挥发性储存元件于程序化及抹除时速度得到改善。
以上所述者，为本发明参考其较佳实施例，并特别地表示及说明，惟熟习本技术的人士应了解的是各种在形式上及细节上的改变，均不可背离本发明的精神与申请专利范围。
权利要求
1.一种可增加操作效率的单闸极非挥发性储存元件，包括一半导体基底；一晶体管，设置于该半导体基底的表面，该晶体管包括一第一介电层设置于该半导体基底表面上，一第一闸极位于叠设于该第一介电层上方，复数第一离子掺杂区设置于该第一闸极的两侧，以分别作为源极及汲极；以及一电容，设置于该半导体基底的表面，该电容包括一第二介电层设置于半导体基底表面上，一第二闸极叠设于该第二介电层上方，一第二离子掺杂区位于该第二闸极下方的半导体基底内，且于该第二离子掺杂区内的一侧有未接出的一第三离子掺杂区，其中，该第一及第二闸极被电连接且以一隔离材料隔离，以形成单浮接闸极。
2.如权利要求1所述的可增加操作效率的单闸极非挥发性储存元件，其特征在于，其中该晶体管为金氧半场效晶体管(MOSFET)。
3.如权利要求1所述的可增加操作效率的单闸极非挥发性储存元件，其特征在于，其中该半导体基底为P型半导体基底或N型半导体基底。
4.如权利要求1所述的可增加操作效率的单闸极非挥发性储存元件，其特征在于，其中该第一离子掺杂区及该第二离子掺杂区是掺杂一第一型离子，该半导体基底及该第三离子掺杂区则掺杂一第二型离子，所掺杂的该第一型离子与该第二型离子为相异。
5.如权利要求4所述的可增加操作效率的车闸极非挥发性储存元件，其特征在于，其中该半导体基底为P型半导体基底，该第一离子掺杂区及该第二离子掺杂区为N型离子掺杂区，该第三离子掺杂区为P型离子掺杂区。
6.如权利要求4所述的可增加操作效率的单闸极非挥发性储存元件，其特征在于，其中该半导体基底为N型半导体基底，该第一离子掺杂区及该第二离子掺杂区为P型离子掺杂区，该第三离子掺杂区为N型离子掺杂区。
7.如权利要求1所述的可增加操作效率的单闸极非挥发性储存元件，其特征在于，其中在该半导体基底内且位于该第一离子掺杂区下方还设有一第四离子掺杂区，该第四离子掺杂区与该第二离子掺杂区掺杂同型的离子。
8.如权利要求7所述的可增加操作效率的单闸极非挥发性储存元件，其特征在于，其中该半导体基底为P型半导体基底，该第一离子掺杂区及该第三离子掺杂区为P型离子掺杂区，该第二离子掺杂区及该第四离子掺杂区为N型离子掺杂区。
9.如权利要求7所述的可增加操作效率的单闸极非挥发性储存元件，其特征在于，其中该半导体基底为N型半导体基底，该第一离子掺杂区及该第三离子掺杂区为N型离子掺杂区，该第二离子掺杂区及该第四离子掺杂区为P型离子掺杂区。
10.一种可增加操作效率的单闸极非挥发性储存元件的操作方法，该单闸极非挥发性储存元件具有一P型半导体基底，该P型半导体基底上设有作为源极及汲极的复数第一离子掺杂区、一第一介电层及一第一闸极组成的一晶体管，另有一电容由一第二介电层、一第二闸极、一第二离子掺杂区及一第三离子掺杂区组成，将第一及第二闸极上方电连接而成为一单浮接闸极，且分别施加一半导体基底电压、源极电压、汲极电压、控制闸电压于该半导体基底、该源极、该汲极与该第二离子掺杂区上，该操作方法包括在实行一程序化过程中，该半导体基底为接地，或半导体基底电压接近零但非零状态，且该源极及汲极电压远低于该控制闸电压，但高于该半导体基底电压；以及在实行一抹除过程中，该源极及汲极电压远小于该控制闸电压，但大于该半导体基底电压；
11.一种可增加操作效率的单闸极非挥发性储存元件的操作方法，该单闸极非挥发性储存元件具有一P型半导体基底，于该P型半导体基底上设有一N井结构、作为源极及汲极的复数第一离子掺杂区、一第一介电层及一第一闸极组成的一晶体管，另有一电容由一第二介电层、一第二闸极、一第二离子掺杂区及一第三离子掺杂区组成，将第一及第二闸极上方电连接而成为一单浮接闸极，且分别施加一井电压、半导体基底电压、源极电压、汲极电压及控制闸电压于该N井结构、该半导体基底、该源极、该汲极与该第二离子掺杂区上，该操作方法包括在实行一程序化过程中，该半导体基底为接地，或半导体基底电压接近零但非零状态，该井电压高于该源极及汲极电压，该源极及汲极电压高于该控制电压，该控制电压高于半导体基底电压；以及在实行一抹除过程中，该井电压高于该半导体基底电压，该控制闸电压大于该井电压，且该源极及汲极电压小于该半导体基底电压。
12.一种可增加操作效率的单闸极非挥发性储存元件的操作方法，该单闸极非挥发性储存元件具有一N型半导体基底，该N型半导体基底上设有作为源极及汲极的复数第一离子掺杂区、一第一介电层及一第一闸极组成的一晶体管，另有一电容由一第二介电层、一第二闸极、一第二离子掺杂区及一第三离子掺杂区组成，将第一及第二闸极上方电连接而成为一单浮接闸极，且分别施加一半导体基底电压、源极电压、汲极电压、控制闸电压于该半导体基底、该源极、该汲极与该第二离子掺杂区上，该操作方法包括在实行一程序化过程中，该半导体基底为接地，或半导体基底电压接近零但非零状态，该源极及汲极电压低于该半导体基底电压，且高于该控制闸电压；以及在实行一抹除过程中，该控制闸极电压小于该半导体基底电压，且该源极及汲极电压大于该控制闸电压。
13.一种可增加操作效率的单闸极非挥发性储存元件的操作方法，该单闸极非挥发性储存元件具有一N型半导体基底，于该N型半导体基底设有一P井结构、作为源极及汲极的复数第一离子掺杂区、一第一介电层及一第一闸极组成的一晶体管，另有一电容由一第二介电层、一第二闸极、一第二离子掺杂区及一第三离子掺杂区组成，将二导电闸极电连接而成为一单浮接闸极，且分别施加一井电压、半导体基底电压、源极电压、汲极电压及控制闸电压于该P井结构、该半导体基底、该源极、该汲极与该第二离子掺杂区上，该操作方法包括在实行一程序化过程中，该半导体基底为接地，或半导体基底电压接近零但非零状态，该源极电压高于该井电压，该汲极电压高于该源极电压，且该控制闸电压高于该源极电压且小于该半导体基底电压；以及在实行一抹除过程中，该井电压大于该控制闸电压，却小于该半导体基底电压，且该源极及汲极电压大于该半导体基底电压。
全文摘要
本发明提供一种可增加操作效率的单闸极非挥发性储存元件及其操作方法，利用传统CMOS制程，在一半导体基底内嵌一晶体管及一电容，晶体管包含一第一闸极堆叠在一第一介电层表面，且于第一闸极二侧形成复数第一离子掺杂区以作为源极及汲极；电容包含一第二离子掺杂区及其上堆叠第二介电层及一第二闸极，于第二离子掺杂区内设有一未接出的第三离子掺杂区，且于晶体管与电容的第一及第二闸极被连接而形成一单浮接闸极。本发明提供一种浮接闸极连接的电容内设有一未接出的第三离子掺杂区，使其产生高隔离效果而减少漏电流产生。
文档编号H01L29/66GK1767198SQ200410089608
公开日2006年5月3日 申请日期2004年10月28日 优先权日2004年10月28日
发明者王中立, 黄文谦, 林信章, 张浩诚 申请人:亿而得微电子股份有限公司