专利名称：半导体封装中芯片衬垫布线的引线框的制作方法
技术领域：
本发明涉及用于密封一个或多个半导体器件类型的模塑封装的引线框。更具体地，引线框由顺序的金属去除工艺形成，该工艺中从单个的导电基底上选择性地构图出外部引线端、电路布线和内部引线端。
背景技术：
密封半导体器件中采用的一种封装类型是模塑封装。半导体器件密封于树脂聚合物块内，获得对环境的防护。借助许多不同的导电结构，在半导体器件与诸如印刷电路板(“PCB”)的外部电路之间可传输电信号。引线式封装中，导电的引线框上具有内侧引线端和相对的外侧引线端。引线框的配置典型地借助于化学蚀刻形成。从蚀刻因素考虑，内侧引线端的节距限制于大约引线框厚度的尺寸上。因此，引线末尾与半导体器件相隔一个距离，由细直径导线实现与半导体器件上输入/输出衬垫间的电互相连接。引线从内侧引线端起向外延伸，终止于外侧引线端，而外侧引线端焊接至外部电路上的接触衬垫。由这种引线式封装类型包罗的覆盖面(印刷电路板或其他外部结构上的表面积)显著地大于半导体器件本身具有的覆盖面(footprint)。
半导体器件封装产业中希望，使半导体器件封装后的覆盖面最小化，以达到芯片规模级封装的目标，如此，封装后的覆盖面不大于半导体器件本身的覆盖面。该引线式封装中，其内侧引线一方的接合衬垫节距与到达封装外部、用于附着至电路板一方的焊区节距之间，总具有不同的尺寸。接合衬垫节距趋向于达到更精细的几何尺寸，以使硅晶片资源的利用效率最大化，而在电路板层级的节距上，要保持较宽的间隔，以便于PCB的布线和焊接。从芯片接合衬垫节距到外部焊区节距中采用的引线框尺寸扇出，导致该封装尺寸比之半导体器件本身会占用大得多的覆盖面。这与芯片规模级封装(“CSP”)的概念和要求是相左的。
朝CSP发展的倾向驱使封装演变至“阵列”方式，将外部焊区布置在具有合适的电路板附着节距的格栅阵列内。该格栅阵列约束于芯片的覆盖面内。然而，这种封装需借助于应用一个往往称为介入器的接口，它使半导体器件的接合衬垫布线到所需的焊区位置上。如美国专利No.6,477,034中所公开的，介入器通常由2个或3个薄层的多层型柔软或类似柔软的基底构成，它能扇出节距，便于布线。该美国专利No.6,477,034整体地引入于此作为参考。介入器并不是优选的，除了增加很高的成本外，在封装组合时还需有额外的工艺步骤。
球形格栅阵列(“BGA”)封装中，在实际应用界限内将印刷电路板基底用于电路布线和用于支持焊区再定位，它能在布线的特性/能力界限一方与电路板附着焊接界限另一方之间做到技术上的折衷兼顾。为实现紧密封装和焊区定位，许多BGA基底借助于电路板小孔来应用多层型配置。然而，采用此类BGA基底和附加小孔，将显著地增大成本和增加工艺步骤。
在Mcllan等人的美国专利No.6,498,099内，公开一种用于四侧无引线扁平(“QFN”)封装方式的引线框制造方法，该专利整体地引入于此作为参考。其导电基底的第一侧部分地蚀刻，以确立衬垫附着和内侧引线端。半导体器件借助导线接合或类似的接合方式与确立的衬垫附着部分地接合，并部分地与确立的内侧引线端实现电互相连接。然后，该半导体器件、部分地确立的衬垫附着、部分地确立的内侧引线及接合导线，一起密封入树脂聚合物模塑内。而后，对导电基底上第一侧对面的第二侧进行蚀刻，从电学上隔离开衬垫附着和内侧引线端，以确立外侧引线端。
制造QFN封装的另一种方法公开于公共拥有的美国专利申请序列号No.10/134,882内，它于2002年4月29日提交，整体地引入于此作为参考。该序列号10/134,882公布于2003年10月30日，作为美国专利申请出版物US 2003/0203539 A1。
然而，仍存在着工艺方法需求，用以制造芯片规模级封装和其他半导体封装，既要有精确定位的内侧引线端、外侧引线端和电路布线，又不需用复杂的制造步骤并或包括辅助介入器电路。此外，还存在着对使用此方法制造的封装产品的需求。
发明内容
按照本发明的第一实施例，提供一种封装，用于密封至少一个半导体器件。封装中包括由位置相对的各第一和第二引线端构成的引线框。各第一引线端终止在适应于接合到外部电路上的焊区阵列内，各第二引线端终止在芯片附着地点阵列上。这些芯片附着地点与至少一个半导体器件上的输入/输出衬垫有直接的电互相连接。其电路布线与焊区阵列和芯片附着地点阵列之间有电互相连接。第一模塑复合体安置在焊区阵列中各焊点之间，第二模塑复合体将至少一个半导体器件、芯片附着地点阵列和电路布线进行密封。
本实施例的特点在于，容易实现芯片规模级封装和多器件的密封封装。再有的特点在于，引线框由单层的导电结构形成，并由第一模塑复合体予以支持。这样，可使引线框很结实，几乎没有共平面性丧失问题。
按照本发明的第二实施例，提供一种制造封装的工艺，可密封至少一个半导体器件。工艺中包括(a)对导电基底第二侧面作出构图，形成由各沟道隔离开的焊区阵列；(b)在这些沟道内安置第一模塑复合体；(c)对导电基底第二侧面作为构图，形成芯片附着地点阵列，并使电路布线与焊区阵列和芯片附着地点阵列间有电互相连接；(d)使至少一个的半导体器件上的输入/输出衬垫与芯片附着地点阵列中的芯片附着点有直接的电互相连接；以及，(e)由第二模塑复合体将至少一个半导体器件、芯片附着地点阵列和电路布线进行密封。
本发明之一个或多个实施例的详情在下面结构附图进行说明。从说明和附图以及从权利要求书中，可显然了解本发明的其他特性、目的和优点。
图1示明在作出引线框图之前导电基底的横截面图。
图2A示明在第一侧面上部分地构图出的引线框顶视图，图2B示明该引线框的横截面图。
图3A示明具有嵌入于树脂聚合物模塑内之零件的引线框部分构图顶视图，图3B示明部分构图的横截面图。
图4示明第二侧面上部分构图的引线框内引线柱成形的横截面图。
图5A示明在第二侧面上部分构图的引线框内布线的引线框成形的顶视图，图5B示明该布线的引线框的横截面图。
图6A示明半导体器件附着到引线柱上的顶视图，图6B示明其横截面图。
图7示明按照本发明第一实施例半导体封装布线的引线框横截面图。
图8示明按照本发明的芯片规模级封装的横截面图。
图9示明按照本发明、多器件封装用焊区阵列的底视图。
图10示明图9中多器件封装用芯片附着地点阵列的顶视图。
图11示明已具有多器件附着后图9中芯片附着地点阵列的顶视图。
在各附图中类同的参考号码和标识指类同的单元。
具体实施例方式
图1示明导电基底10的横截面图，在其上面要构图出引线框，用以在对至少一个半导体器件进行密封的半导体器件封装中给出电信号布线。导电基底10可以形成于任何合适的导电材料上，可取地形成于铜或铜基合金上。对于铜基合金，它意味着导电基底10的重量中包含50％以上的铜。导电基底10的优选厚度为0.10mm至0.25mm(0.004英寸至0.010英寸)，典型地呈现为部分地附着于各分割式基底上的线圈形式，而分割处理典型地为制造工艺中的最后步骤。
参看图2B，是导电基底10第一侧面12上部分地作出的构图，它形成由各沟道16隔离开的焊区阵列14。沟道的形成可借助于任何可控的切除工艺，诸如化学蚀刻或激光消融。例如，预定形成焊区14的第一表面部分可先涂敷上化学抗蚀剂，然后使该第一表面在合适的蚀刻下暴露一段能有效地形成沟道16的时间。典型地，沟道16的深度为导电基底厚度的40％至99％，可取地，沟道厚度为导电基底厚度的45％至65％。
如图2A中所示，焊区14形成的阵列图案适应于与外部电路相接合，诸如使焊区阵列与外部印刷电路板上的接合衬垫适配。
然后，将第一模塑复合体安置入沟道16内。如图3B中所示，第一聚合物模塑树脂18可取地填注入各沟道16内，使第一焊区侧面14变成适应于与外部电路相接合的无焊点焊区。该第一聚合物模塑树脂加入的深度稍低于沟道16的深度，以在封装与外部印刷电路板之间形成一个具有支座间隔的焊区。
可取地，第一聚合物模塑树脂18为非导电的，并可取地，聚合物模塑树脂诸如是环氧树脂，在250℃至300℃温度范围内具有流动性。另一种情况，第一模塑树脂可以是低温热玻璃复合物，诸如在CERDIP、CERPAK或CERDIP封装中用于使引线框附着到陶瓷基片上的那类玻璃复合物。
如图3A中所示的引线框母体组件20，它们可以由引线框供应商提供，在组件封装车间内进一步加工，或者，可以由引线框制造商继续加工。
然后，在导电基底10相对立一面的第二侧面22上，作出如图4中所示的构图以形成芯片附着地点24，它们构成的阵列有效地应用于与半导体器件上的输入/输出衬垫进行直接的电互相连接。可以用任何合适的方法构图出芯片附着地点24，诸如化学蚀刻或激光消融。可取地，可以在其阵列图案上施加在化学特性方面抗蚀的材料，然后，使第二侧面暴露于蚀刻溶液中一段有效的时间，以充分去除阵列图案之外的部分，确立芯片附着地点阵列24。
如图5A和图5B中所示，在第二侧面22上进一步作出构图以形成电路布线26，它们与芯片附着地点24和焊区14具有电互相连接。将电路布线之外的金属部分去除，使得从电气上隔离开一个个“芯片附着地点-电路布线-焊区焊点”的组合。
如图6A和图6B中所示，半导体器件28直接地电互相连接到芯片附着地点24上。所谓“直接”，意味着其连接是借助于倒装芯片法，不应用中介的导线接合或TAB(自动接合条)带条。合适的附着连接件30内包括有其基本成分构成为选择自金、锡和铅之组合的、熔点温度在180℃至240℃范围内的焊料。半导体器件28与电路布线26之间的间隔32可取地至少75μm，优选为100μm至150μm，以便于如下面细述地在其间流动第二模塑复合体。可取地，间隔32中50％至75％的高度部分归属芯片附着柱34，50％至25％的高度部分归属附着连接件30。
参看图7，然后，由第二模塑复合体密封半导体器件28、芯片附着地点24和电路布线26，以完成至少密封好一个半导体器件的封装38。象第一模塑复合体18那样，第二模塑复合体36是非导电的，可取地为聚合物模塑树脂，诸如环氧树脂，在250℃至300℃温度范围内具有流动性。另一种情况，第二模塑复合体也可以是低温热玻璃复合物，诸如在CERDIP、CERPAK或CERDIP封装中用于使引线框附着到陶瓷基片上的那样玻璃复合物。
芯片附着地点阵列24、芯片附着柱34、电路布线26和焊区14的组合称之为“再分布的引线框”或RDLF。象单层式结构那样，RDLF由单个的导电基底层形成。图7所示的封装实施例中，焊区阵列14比之芯片附着地点阵列24占据较大的硅晶片资产。这种封装类型为QFN(四侧扁平无引线)倒装芯片式封装。比之先有技术的QFN倒装芯片封装，本发明的封装38有下列优点a.支持在第一模塑复合体上的扁平电路布线，不存在与胶合电路线条或建造电路线条相关联的扁平度问题；b.由于上面存在的支持，不会出现引线接头的不共平面问题；c.倒装芯片的连接高度牢靠，可应用于所有封装尺寸和封装格式；d.由于采用蚀刻的无引线倒装芯片封装方式，在封装下面没有暴露的电路线条或电路布线；e.适应于任何的芯片衬垫定位和节距；f.接近100％的产品合格率和质量一致性；g.不需要介入器并适应于现有的芯片设计；h.封装区内能通用混合式连接(导线接合、铝丝超声接合和倒装芯片附着等)；i.适合于密封多个芯片和无源表面安装；j.没有电路线条或电路布线暴露于封装底部，只存在无引线的焊区，所需的支座可以有，也可以不用；k.由于不需要独立的介入器，封装可以做得很薄；以及，l.封装时可以在封装底部给出一个暴露的散热衬垫，象压模衬垫那样可以连接到芯片的接地点或散热凸缘处。
图8示明芯片规模级封装(CSP)40中本发明的RDLP(再分布的引线框封装)。该实施例中，焊区内的诸最外侧排14′均位于半导体器件28的覆盖面下，后继的诸焊区排14″均位于由最外侧焊区排14′确定的周界内。CSP 40占用的硅晶片资源量与半导体器件28所占用的实质上相同。
图9至图11示明在多器件封装中本发明的实施例。尽管是多器件，所示明的任一个RDLP配置都可以同样地应用单器件封装方式。
图9示明按照本发明、多器件封装用的焊区阵列底视图。除了对外部电路进行电互相连接的焊区14外，导电基底的第一侧面还可构图出一个热汇42，用于与外部的散热耗片实现热能传导。
图10示明借助电路布线26与图9中焊区14相连接的芯片附着地点阵列24的顶视图。在第二侧面内作出构图的其他特性包括使热能传导给热吸收槽42上的压模衬垫44，以及用于诸如电阻器或电容器之类无源器件的接合地点46。接合地点46的一部分可以涂敷上诸如金之类可焊接的金属、有助于无源器件的附着。
图11示明由本发明的RDLP可做到的某些灵活性。第一半导体器件28以倒装芯片方式接合到芯片附着地点上。第二半导体器件28′附着到压模衬垫44上，经导线48与接合衬垫50实现导线接合。无源器件52焊接到接合地点46上，并经电互相连接54接合第二半导体器件28′。然后，将图11上示明的零件和器件密封入第二模塑树脂(未示出)内，完成多器件封装。
上面，已经说明本发明的一个或多个实施例。尽管如此，应理解到，可作出各样的修改，但偏离不开本发明的精神和范围。因此，其他的实施例均处于下面的权利要求书的范围内。
权利要求
1.一种用于密封至少一个半导体器件(28)的封装(38)，包括引线框，具有相对着的各第一和第二端，所述引线框的所述各第一端终止于焊区(14)阵列上，适应于与外部电路接合，而所述引线框的所述各第二端终止于芯片附着地点(24)阵列上，它们与所述至少一个半导体器件(28)上的输入/输出衬垫间有直接的电互相连接(30)；电路布线(26)，它们与所述焊区(14)阵列和芯片附着地点(24)阵列之间具有电互相连接；第一模塑复合体(18)，安置于所述焊区(14)阵列中的各个焊区之间；以及第二模塑复合体(36)，将所述至少一个半导体器件(28)、所述芯片附着地点(24)阵列和所述电路布线(26)进行密封。
2.权利要求1的封装(38)，其中，所述引线框和所述电路布线(26)是同一单片结构(10)上的部件。
3.权利要求2的封装(38)，其中，所述单片结构(10)由铜或铜基合金形成。
4.权利要求2的封装(38)，其中，由所述焊区(14)阵列确定的第一周界不超过由所述至少一个半导体器件(28)确定的第二周界。
5.权利要求4的封装(38)为芯片级的封装。
6.权利要求2的封装(38)，其中，所述至少一个半导体器件(28)与所述电路布线(26)之间的间隔(32)至少为75μm，并且由所述间隔(32)确定的空间内填充入所述第二模塑复合体(36)。
7.权利要求6的封装(38)，其中，所述间隔(32)是从100μm至150μm。
8.权利要求1至7中任一个的封装(38)，还包括热汇(42)，它与所述引线框属同一个单片，并与所述焊区(14)阵列共平面。
9.权利要求1至7中任一个的封装(38)，还包括用于与所述至少一个半导体器件(28)之一相接合的压模衬垫(44)，所述压模衬垫(44)与所述引线框属同一个单片。
10.权利要求1至7中任一个的封装(38)，还包括用于与无源器件(52)接合的接合地点，所述接合地点与所述引线框属同一个单片。
11.权利要求2的封装(38)，其中，所述焊区(14)阵列与所述第一模塑复合体(18)是共平面的。
12.权利要求2的封装(38)，其中，所述焊区(14)阵列延伸到所述第一模塑复合体(18)之外。
13.一种用于制造封装(38)以密封至少一个半导体器件(28)的工艺，包括下列步骤对导电基底(10)的第一侧面(12)作出第一次构图，形成由各沟道(16)分隔开的焊区(14)阵列；在所述各沟道(16)内安置第一模塑复合体(18)；对所述导电基底(10)的第二侧面(22)作出第二次构图，形成芯片附着地点(24)阵列和电路布线(26)，电路布线(26)与所述焊区(14)阵列和所述芯片附着地点(24)阵列间具有电互相连接；直接互相连接(30)所述至少一个半导体器件(28)上的各输入/输出衬垫与所述芯片附着地点(24)阵列的各芯片附着点部件(24)；以及由第二模塑复合体(36)将所述至少一个半导体器件(28)、所述芯片附着地点(24)阵列和电路布线(26)进行密封。
14.权利要求13的工艺，其中，所述第一次构图步骤中包括去除所述导电基底(10)中的一部分，由此形成各所述沟道(16)。
15.权利要求14的工艺，其中，所述导电基底(10)的厚度的40％至99％被去除，以形成所述各沟道(16)。
16.权利要求15的工艺，其中，所述第一次构图步骤采用的方法是从激光消融法和化学蚀刻法构成的一组方法中进行选择。
17.权利要求15的方法，其中，所述安置步骤包括对所述各沟道(16)完全地填充上所述第一模塑复合体(18)。
18.权利要求15的方法，其中，所述安置步骤包括对所述各沟道(16)部分地填充上所述第一模塑复合体(18)
19.权利要求15的方法，其中，所述第二次构图步骤能有效地使芯片附着地点(24)、电路布线(26)和焊区(14)的单独组合实现电隔离。
20.权利要求19的方法，其中，所述直接密封步骤包括选择熔点温度为180℃至240℃的焊料(30)。
全文摘要
一种再分布的引线框，其形成借助于对导电基底实施顺序的金属去除工艺，它应用于半导体器件(28)的模塑封装(38)。工艺中包括步骤(a)对导电基底(10)的第一侧面作出构图，形成由各个沟道(16)隔离开的焊区(14)阵列；(b)将第一模塑复合体(18)安置于这些沟道(16)内；(c)对导电基底(10)的第二侧面作出构图，形成芯片附着地点阵列(24)和电路布线(26)，电路布线(26)与焊区(14)阵列和芯片附着地点(24)阵列间具有电互相连接；(d)至少一个半导体器件(28)上的输入/输出衬垫与芯片附着地点(24)阵列中的各个附着点(24)之间有直接的电互相连接；以及，(e)由第二模塑复合体(36)将至少一个半导体器件(28)、芯片附着地点(24)阵列和电路布线(26)进行密封。该工艺特别适合于制造芯片规模级封装和很薄的封装。
文档编号H01L23/31GK1836319SQ200480017737
公开日2006年9月20日 申请日期2004年6月18日 优先权日2003年6月25日
发明者沙菲杜尔·艾斯拉姆, 罗马瑞克·桑托斯撒恩安东尼奥, 阿纳格·萨巴乔 申请人:先进互连技术有限公司