专利名称：非易失性触发电路及其驱动方法
技术领域：
本发明涉及移位寄存器、帧缓存(frame buffer)等中使用的非易失性触发(flip-flop)电路及其驱动方法。
背景技术：
在以液晶显示装置等为代表的图像显示装置中，在被称作帧缓存的临时存储装置中顺序地读入一帧图像的信息，通过在规定时间内并行地读取该信息并输入到图像显示装置的各像素来高速地显示图像。帧缓存阵列状地配置在图像显示装置的图像显示面板的周围，包括被称作移位寄存器的电路元件。该移位寄存器由多个锁存电路和触发电路构成。
以下，参照图1到图3，说明这些内容。首先，参照图1，说明图像显示装置中含有的图像显示面板以及帧缓存。
在图1中表示有图像显示面板101、和X轴帧缓存105及Y轴帧缓存106，图像显示面板101由纵n行、横m列构成的n×m个的像素102构成。各像素的显示·非显示由从列方向的信号线103和行方向的信号线104两种类型的信号线输入的信号叠加来决定。这里，对列方向的信号线103、行方向的信号线104的两条信号线的信号输入，分别经X轴帧缓存105及Y轴帧缓存106进行。
X轴帧缓存的结构和Y轴帧缓存的结构大致相同。以X轴帧缓存105为例说明其构造，X轴帧缓存105由至少一个以上的移位寄存器107构成。在移位寄存器107中，信号D通过信号输入线108顺序地输入。另外，在移位寄存器107中，输入至少一个系统以上的所谓时钟信号以取得与电路动作同期。这里，CK1和CK2两个时钟信号通过时钟信号线109、110输入。
移位寄存器107中顺序地输入的信号D伴随时钟信号，在每一个时钟内在移位寄存器中连续的触发器之间传播，可以进行任意个数的触发器输入。此外，根据经时钟信号线111输入的图像输出用时钟信号CK3，从信号输出线112并行地输出到图像显示面板101。
接下来，参照图2(a)及(b)，说明移位存储器107的内部。图2(a)所示的移位寄存器201，是仅取出图1的帧缓存105中的一个移位存储器107后的结构，图2(b)详细表示该移位寄存器。
如图2(b)所示，这里的移位寄存器是带锁存器的移位寄存器。即，由移位寄存器部分202和锁存器部分203构成。
移位寄存器部分202含有两个以上的触发器204，并且，各触发器204通过输入信号D的信号线205、和输入时钟的时钟线206连接。锁存器部分203也含有两个以上的触发器204，锁存器部分203的各触发器204通过输入信号D的信号线207与移位寄存器部分202的各个触发器204连接。另外，锁存器部分203的各触发器204，与时钟线208连接，通过时钟线208输入第二时钟CK2。
此外，输出信号线209从锁存器部分203的各触发器204延伸。输出信号线209分别与栅极210连接，根据从时钟线206输入的时钟信号，输出信号被输入到图像面板。即，顺序输入的信号，在时钟信号的每一个时钟内在移位寄存器中的各触发器中传播，可遍及任意个数的触发器进行传播。并且，输入至各时钟定时的各触发器中的值保存在锁存器部分。另外，锁存器部分203保存的信息，根据施加到栅极201的时钟信号CK3，在期望的定时内并行输出，由此在图像面板显示图像。
接下来，参照图3(a)及图3(b)，说明移位寄存器中触发器的内部。其中，对该触发器详细的说明，例如，在《触发器的使用方法》(晶体管技术SPECIAL，CQ出版株式会社，No.58，p.114-127中有记载。
图3(a)详细表示图2(b)的触发器204。如图3(a)所示，触发器由反相器(inverter)和时钟反相器(clocked inverter)构成。这里，输入的信号D经第一时钟反相器302输入到反相器301，接下来，反相器301的输出通过第二时钟反相器303再次反馈到反相器301的输入。即，符号304的部分成为第一反馈电路。
该第一反馈电路304的输出通过第三时钟反相器305输入到第二反相器306中，接下来，第二反相器306的输出通过第四时钟反相器307反馈到第二反相器306的输入。即，符号308的部分成为第二反馈电路。
另外，第二反相器306的输出作为该触发器的输出Q输出，另一方面，反馈到第二反相器306的输入的信号作为输出Q的翻转-Q(称作“Q非”。也可以在Q上加横杠表记。)输出。这里，第一反馈电路304称为主锁存器(master latch)，另一方面，第二反馈电路308称为从锁存器(slave latch)。另外，具有这样结构的触发电路称为主从型触发电路。
从时钟电路309输入时钟信号到各个时钟反相器中。在如图3(a)所示的状态下，对第一及第四时钟反相器(302、307)输入作为时钟信号CK的翻转的翻转时钟信号-CK，对第二及第三时钟反相器(303、305)输入时钟信号CK。由此，对主锁存器和从锁存器，在每一个时钟内将信号从主锁存器移动到从锁存器，而在一个时钟内信号绝不会透过主锁存器和从锁存器二者。
其中，时钟电路309不必分别包括在触发器电路中，从外部供给亦可。另外，一般时钟反相器具有如图3(b)所示的构造。这里，施加到源极接地的n沟道MOSFET的时钟与施加到源极接电源的p沟道MOSFET的时钟是逆相位的。
具备上述结构的现有触发器电路，因为中断电源信息就不被保存，所以要保存输入的信息必须持续不断的供给电源，有难以减低电能消耗的问题。
另外，在中断电源的情况下，要输出电源中断前的信息，首先将该信息再次输入到触发器电路成为必要工序，处理工序产生了累赘。此外，要读取触发器电路中的信息，必须给电路整体供给电源，这一点也存在降低电能消耗的余地。
发明内容
这样的问题是必须解决的，本发明的目的在于，提供能够降低电能消耗的非易失性触发器电路及其驱动方法。
为了达到上述目的，本发明相关的非易失性触发电路具备输入数据信号D的第一时钟反相器604，；与上述第一时钟反相器604的输出端的栅极连接，源极和基体(body)短路的铁电体栅极晶体管601；与上述铁电体栅极晶体管601并列连接的第二时钟反相器603；与上述铁电体栅极晶体管601的栅极的一端侧连接，其它端侧接低电位线的第一开关元件605；与上述铁电体栅极晶体管601的源极一端侧连接，其它端侧接低电位线的第二开关元件607；与上述铁电体栅极晶体管601的漏极连接的第三时钟反相器608；与上述第三时钟反相器608的输入端的一端侧连接，其它端侧接电源的第三开关元件602及第四开关元件606，具备经上述第三时钟反相器608的输出端输出输出信号Q(-Q)的结构。
另外，本发明相关的非易失性触发电路的驱动方法具备在上述触发电路的结构中，上述第一时钟反相器604、第二时钟反相器603及第三开关元件602处于开的状态，并且，上述第一开关元件605、第二开关元件607及第三时钟反相器608处于关的状态，通过输入数据信号D，利用具有上述铁电体栅极晶体管601的铁电体的极化，保持输入的数据信号D的数据保持步骤；上述第一时钟反相器604、第二时钟反相器603及第三开关元件602处于关的状态，并且，通过切换使上述第一开关元件605、第二开关元件607及第三时钟反相器608成开的状态，中断数据信号D的输入的同时维持具有上述铁电体栅极晶体管601的铁电体的极化状态，根据保存的数据信号D输出输出信号Q(-Q)的数据输出步骤。
另外，本发明相关的其它非易失性触发电路具备输入数据信号D的第一时钟反相器504；与上述第一时钟反相器504的输出端的栅极连接，源极和基体短路的铁电体栅极晶体管501；与上述铁电体栅极晶体管501并列连接的第二时钟反相器503；与上述铁电体栅极晶体管501的栅极一端侧连接，其它端侧接低电位线的第一开关元件505；与上述铁电体栅极晶体管501的源极的一端侧连接，其它端侧接低电位线的第二开关元件506；与上述铁电体栅极晶体管501的漏极连接的第三时钟反相器507；以及与上述第三时钟反相器507的输入端的一端侧连接，其它端侧接电源的阻抗性元件502，具备经上述第三时钟反相器507的输出端输出输出信号Q(-Q)的结构。
另外，本发明相关的其它的非易失性触发电路的驱动方法具备在上述触发电路的结构中，上述第一时钟反相器504及第二时钟反相器503处于开的状态，并且，上述第一开关元件505、第二开关元件506及第三时钟反相器507处于关的状态，通过输入数据信号D，利用具有上述铁电体栅极晶体管501的铁电体的极化，保持输入的数据信号D的数据保持步骤；上述第一的时钟反相器504及第二时钟反相器503处于关的状态，并且，通过切换使上述第一开关元件505、第二开关元件506及第三时钟反相器507成开的状态，中断数据信号D的输入的同时维持具有上述铁电体栅极晶体管501的铁电体的极化状态，根据保持的数据信号D输出输出信号Q(-Q)的数据输出步骤。
图1是表示现有的图像显示装置及帧缓存结构的示意图。
图2(a)及(b)是表示现有的移位寄存器结构的示意图。
图3(a)及(b)是表示现有的主从型触发电路的电路图。
图4是表示与本发明的一个实施方式相关的具备非易失性触发电路的非易失性反相器电路的电路图。
图5是表示与本发明的一个实施方式相关的非易失性触发电路的电路图。
图6是表示与本发明的其它实施方式相关的非易失性触发电路的电路图。
图7是表示说明图6所示的非易失性触发电路的各节点动作的时序图。
图8是表示图6所示的非易失性触发电路的铁电体栅极晶体管的漏极电流和栅极电压之间关系(Id-Vg线图)的示意图。
图9A是表示说明图6所示的非易失性电路中规定的定时的信号流的示意图。
图9B是表示说明图6所示的非易失性电路中规定的定时的信号流的示意图。
图9C是表示说明图6所示的非易失性电路中规定的定时的信号流的示意图。
图9D是表示说明图6所示的非易失性电路中规定的定时的信号流的示意图。
图10是分别表示(a)现有的使用非易失性触发电路构成的大规模集成电路(LSI)及，(b)本发明使用的非易失性触发电路构成的大规模集成电路(LSI)的各电路规模的示意图。
图11是表示图5所示的非易失性触发电路的变形例的电路图。
图12是表示图6所示的非易失性触发电路的变形例的电路图。
具体实施例方式
以下，参照附图，说明本发明的实施方式。图4是表示与本发明的一个实施方式相关的具备非易失性触发电路的非易失性反相器电路的电路图。图5是表示与本发明的一个实施方式相关的非易失性触发电路结构的示意图。
图4所示的非易失性反相器电路具备铁电体栅极晶体管401；阻抗元件402；时钟反相器404。铁电体栅极晶体管401的栅极绝缘膜使用铁电体薄膜，漏极与阻抗元件402的一端连接。阻抗元件402的其它端接电源。对时钟反相器404的输入，与对铁电体栅极晶体管401的栅极的输入并联，时钟反相器404的输出与铁电体栅极晶体管401的源极连接。铁电体栅极晶体管401的源极与基体(基板)短路。铁电体栅极晶体管401可以是铁电体薄膜上形成栅极电极的结构，或者，也可以是栅极电极经配线连接于铁电体薄膜上形成的导电层的结构。
这里，对该非易失性反相器电路输入正的电源电位和接地电位的二值的信号。其中，通常该二值是数字电路的输入信号，以高(H)或低(L)表示。
首先，考察铁电体栅极晶体管401的栅极输入正的电位的情况。在此情况下，时钟反相器404的输出为接地电位，由此，铁电体栅极电极晶体管401的源极和基体(基板)也成为接地电位，因此栅极和基体之间产生正的电位梯度。
通过该正的电位梯度，产生铁电体栅极晶体管401具有的铁电体电容器的极化，在铁电体栅极晶体管401中的浮游栅极电极，引起采取某有限值的正的电位。结果是，铁电体栅极晶体管401的阀值降低，沟道阻抗减小。即，晶体管成为开的状态。施加在阻抗元件402上的电源电位，通过阻抗元件402和该铁电体栅极晶体管401的沟道阻抗的阻抗比而被分割。
与阻抗元件402的阻抗比较，如果以在浮游栅极上引起正的电位而成为低阻抗时的铁电体栅极晶体管401的沟道阻抗充分小的方式设定二者的阻抗值，那么阻抗元件402和铁电体栅极晶体管401的连接点403上出现的输出电位大致成为接地电位，相对输入而言输出翻转。此时，由于铁电体栅极晶体管401的沟道阻抗的降低是由铁电体的极化引起的，所以只要保持铁电体的极化，而且没有新的输入，就可以保持翻转后的输出。
另一方面，在对铁电体栅极晶体管401输入接地电位的情况下，时钟反相器404的输出成为正的电源电位，铁电体栅极晶体管401的源极及与其短路的基体的电位上升，栅极与基体之间产生负的电位梯度。由此，在铁电体栅极晶体管401的铁电体电容器上，产生与上述情况相反方向的极化，在浮游栅极电极上引起负的电位。结果是，铁电体栅极晶体管401的阀值上升，沟道阻抗增大。即，晶体管成为关的状态。施加在阻抗元件402上的电源电位，由阻抗元件402、和沟道阻抗增大后的铁电体栅极晶体管401分割。
与阻抗元件402的阻抗比较，如果以在浮游栅极上引起负的电位而成为高阻抗时的铁电体栅极晶体管401的沟道阻抗充分大方式设定二者的阻抗值，那么阻抗元件402和铁电体栅极晶体管401的连接点403上出现的输出电位成为大致正的电位，这种情况下输出也是相对输入而翻转。由于铁电体栅极晶体管401的沟道阻抗的上升是由铁电体的极化引起的，所以只要保持铁电体的极化，而且没有新的输入，就可以保持翻转后的输出。
由此，根据图4所示的结构，通过以正的电源电位和接地电位二值作为信号输入，能够对铁电体的正及负的任一个极化，能够将输出信号以接地电位或正的电源电位二值翻转输出。该结构中，与现有的反相器电路同样地准备正的电源和接地线即可，输入不必是负的电源电位。另外，根据该结构，因为即使中断电源，铁电体栅极晶体管401也可以保存信息，所以能够实现信息非易失的非易失性反相器。
接下来，参照图5，说明利用了该非易失性反相器的触发电路。图5是表示含有上述非易失性反相器的触发电路的示意图。图5所示的非易失性反相器515与图4所示的非易失性反相器电路相对应。
在图5所示的结构中，铁电体栅极晶体管501的源极和基体短路，铁电体栅极晶体管501的漏极与阻抗元件502的一端连接。阻抗元件502的其它端接电源。输入信号施加在铁电体栅极晶体管501的栅极上，铁电体栅极晶体管501和阻抗元件502的连接点511的电位成为输出。铁电体栅极晶体管501的输入和第二时钟反相器503的输出并联，第二时钟反相器503的输出与铁电体栅极晶体管501的源极连接。
在作为非易失性反相器515的输入侧的前段上，设置第一时钟反相器504，第一时钟反相器504和非易失性反相器515之间，与源极接地的作为第一开关元件的n沟道MOSFET505的漏极连接(参照作为节点的符号513)。此外，铁电体栅极晶体管501的源极与源极接地的作为第二开关元件的n沟道MOSFET506的漏极连接(参照作为节点的符号512)。在非易失性反相器515的输出511的后段上，设置第三时钟反相器507。第三时钟反相器507的再后段连接输出用反相器508。
在图5所示的结构中，符号509包围的部分作为主锁存器，另一方面，符号510包围的部分作为从锁存器。即，主锁存器509具备在非易失性反相器501的输入的前段上设置的第一时钟反相器504、n沟道MOSFET505、非易失性反相器515。这里，非易失性反相器515具备铁电体栅极晶体管501、阻抗元件502、第二时钟反相器503。另一方面，从锁存器510具备铁电体栅极晶体管501、阻抗元件502、n沟道MOSFET506、第三时钟反相器507、输出用反相器508。输入到各时钟反相器及n-MOSFET的时钟相位，如图5中的各元件CK和-CK(CK非)所示。相对于CK，-CK的相位翻转180度。图5所示的对非易失性触发电路中时钟信号的输入通过时钟电路514进行。时钟电路514不必是各触发电路中分别具有，亦可是从外部供给时钟信号的结构。
通过这样的结构，主锁存器509和从锁存器510，在每一个时钟内信号从主锁存器509移动到从锁存器510，在一个时钟内信号不会透过主锁存器509和从锁存器510二者。另外，在切断电源的情况下，在非易失性反相器515中保存信息，通过仅施加至少从锁存器510的电源和时钟，能够实现可以读取切断电源前的信息的非易失性主从型触发器。此外，如果该非易失性主从型触发器对内部的非易失性反相器515至少一次写入信息，通过仅施加从锁存器510的电源和时钟信号，该信息就可以被任意次读取。由此，能够比现有技术降低电能消耗。触发器电路的具体的驱动方法在以下所示的本发明的其它实施方式中详述。
接下来，参照图6说明与本发明的其它实施方式相关的非易失性触发器电路的结构。图6所示的触发器电路的基本结构与图5所示的非易失性触发器电路类似，是代替图5所示的非易失性反相器515的阻抗元件502，使用一端侧与第三时钟反相器507的输入端连接、其它端侧接电源的两个P沟道MOSFET的结构。以下，说明图6所示的触发器电路的结构。
铁电体栅极晶体管601的源极和基体短路，与铁电体栅极晶体管601的漏极、和第三开关元件的p沟道MOSFET602串联连接。p沟道MOSFET602为增强(enhancement)型p沟道MOSFET，源极接电源。
以施加在铁电体栅极晶体管601的栅极上的电位作为输入，铁电体栅极晶体管601和p沟道MOSFET602的连接点的电位612作为输出。以与对铁电体栅极晶体管601的输入并联的方式设置第二时钟反相器603的输入。第二时钟反相器603的输出与铁电体栅极晶体管601的源极连接。这样构成的非易失性反相器616，在取作为信号的接地电位和正的电源电位二值的任意一个的信号输入的情况下，将施加在铁电体栅极晶体管601的铁电体上的电位转换成为符号相异的有限的电位的二值，具有写入及改写信息的功能。
在该非易失性反相器616的输入的前段设置第一时钟反相器604，在第一时钟反相器604和非易失性反相器616之间，与源极接地的第一开关元件的n沟道MOSFET605的漏极连接(参照作为节点的符号614)。另外，在铁电体栅极晶体管601的源极上，与源极接地的第二开关元件的n沟道MOSFET607的漏极连接(参照作为节点的符号613)。在非易失性反相器616的输入的后段设置第三时钟反相器608。在第三时钟反相器608的更后段，连接输出用反相器609。在非易失性反相器616的输出与在非易失性反相器616的输出的后段设置的第三时钟反相器608之间，连接第四开关元件的p沟道MOSFET606的漏极。p沟道MOSFET606的源极接电源。
这里，包含第一时钟反相器604、n沟道MOSFET605及非易失性反相器616的部分是主锁存器610。非易失性反相器616具备铁电体栅极晶体管601、增强型p沟道MOSFET602及第二时钟反相器603。
另一方面，包含n沟道MOSFET607、第三时钟反相器608、p沟道MOSFET606、铁电体栅极晶体管601及输出用反相器609的部分是从锁存器611。
在如图6所示的结构中，一旦使对主锁存器610和从锁存器611供给的时钟翻转，该触发电路就可以用作主从型触发器。时钟反相器、输入到n-MOSFET及p-MOSFET的时钟的相位如对图6中的各元件用CK和-CK(CK非)所示。相对于CK，-CK的相位翻转180度。图6所示的对非易失性触发电路的时钟信号的输入通过时钟电路615进行。时钟电路615不必是各触发电路中分别具有，从外部供给时钟信号的结构亦可。通过这样的结构，图6的触发电路作为非易失性主从型触发电路进行动作，若至少一次写入信息，则可通过仅施加从锁存器611的电源和时钟信号，该信息就可以被任意次读取。结果是，能够比现有降低电能消耗，这一点与图5的结构相同。
图7所示的时序图表示有关图6的非易失性触发电路中各节点的动作的时间变化。图8是表示图6所示的非易失性触发电路中铁电体栅极晶体管的漏极电流和栅极电压之间的关系的示意图。另外，图9A到图9D分别是说明在规定的定时内信号流的示意图。以下，参照图7、图8以及图9A到图9D，详细说明图6所示的非易失性触发电路的动作。
图7中的“VdM”表示施加在图6的主锁存器610的电源的电位，“VdS”表示施加在图6的从锁存器611的电源的电位。另外，“D”及“CK”分别表示输入信号及时钟信号。此外，“M”表示图6中节点614的电位，“N”表示图6中节点613的电位，“P”表示图6中节点612的电位。“B”表示图6中铁电体栅极晶体管601为ON和OFF的某一种状态。
图7中a、e的各区域表示连续地施加电源、时钟、信号全部的状态。从该时序图可知，本实施方式的主从型触发器的动作与现有技术的主从型触发器相同。
另一方面，图7中b、d、f的各区域表示电源、时钟、信号全部都切断的状态。在现有的主从型触发器中，如果有这样切断电源的情况，之前的信息就全部丢失。
另外，图7中c、g的各区域表示只对从锁存器施以电源和时钟的状态。在现有的主从型触发器中，即使只对从锁存器施以电源和时钟也不能读取信息，而本实施方式的非易失性主从型触发器中保存电源切断前的信息，并且相同的信息不是只能一次，而是可以连续读取。
这里参照图8，说明铁电体栅极晶体管处于ON状态的情况下和处于OFF状态的情况下的动作。图8是表示铁电体栅极晶体管漏极电流(Id)和栅极电压(Vg)之间的关系的示意图。以下，称图8为“Id-Vg线图”，该图表示的曲线称为“Id-Vg线”。
首先，表示在铁电体栅极晶体管的栅极上叠层的铁电体没有极化的状态下漏极电流(Id)和栅极电压(Vg)之间的关系的是Id-Vg线901。即，这与典型的电场效应型晶体管的动作相同，例如该情况下的阀值Vth通常是0.1V左右(参照图中的Vth0)。
一旦变成比阀值Vth0高的电压，晶体管接通(ON)而成为低阻抗状态，可得到大的电流Id。另一方面，电压低于阀值Vth0则晶体管关闭(OFF)成为高阻抗状态，得到比接通状态下小几个数位以上的电流Id。即，与栅极上施加的电压无关，除去电压后，晶体管成为OFF状态，不保持存储信息。再有，实际上如果在栅极上施加一次一定量以上的电压，由于铁电体极化，成为以下说明的状态。
接下来，表示为使铁电体极化而一旦在栅极上施加足够的正的信号，铁电体层极化后的漏极电流(Id)和栅极电压(Vg)之间的关系的是Id-Vg线902。在此情况下，由于通过铁电体的极化在栅极的浮游电极上引起正的电位，表观阀值电压偏移(shift)为低电压侧。该偏移量根据元件的结构有很大变化，例如可以设定在0.3V左右。结果是，阀值电压(VthL)成为-0.2V。在此情况下，在比阀值电压VthL高的电压下晶体管接通成为低阻抗状态，得到大的电流Id，另一方面，在比阀值VthL低的电压下晶体管关闭成为高阻抗状态，得到比接通状态下小几个数位以上的电流Id。这表示的是该状态的晶体管在作为栅极电压输入正的信号的时候一直接通，并且移除栅极电压后表观施加电压成为0V以后，元件也持续保持接通。换言之，不但在铁电体栅极晶体管中在栅极上施加正的信号时，而且在移除信号以后，其信息也被存储保持，结果是元件保持接通。
接下来，表示为使铁电体极化而一旦在栅极上施加足够的负的信号，铁电体层极化后的漏极电流(Id)和栅极电压(Vg)之间的关系的是Id-Vg线903。
由于通过铁电体的极化在栅极的浮游电极上引起负的电位，表观阀值电压(VthH)偏移成为高电压侧。该偏移量根据元件的结构有很大变化，例如可以设定在0.3V左右。结果是，阀值电压(VthH)成为0.4V。在此情况下，在比阀值电压VthH高的电压下晶体管接通成为低阻抗状态，得到大的电流Id，另一方面，在比阀值VthH低的电压下晶体管关闭成为高阻抗状态，得到比接通状态下小几个数位以上的电流Id。这表示是该状态的晶体管在作为栅极电压输入负的信号的时候一直关闭，并且移除栅极电压后表观施加电压成为0V以后，元件保持关闭。换言之，在铁电体栅极晶体管中，不但栅极上施加负的信号时，而且在移除信号以后，其信息也被存储保持，结果是元件保持关闭。
这样，在栅极上施加信号，使铁电体在不同的方向上极化，由此可以大幅改变栅极的阀值电压。结果是，移除栅极电压后(即栅极电压＝0V)元件的开、关都可以保持。
接下来，参照图9A到图9D，说明信号的状态变化。在图6所示的电路中，在输入信号D及时钟CK时各节点的状态及其变化由图9A到图9D表示，在图9A到图9D中，新附加的记号表示以下的状态或动作。
首先，第二时钟反相器603、604及608附加的记号“○”表示这些时钟反相器接通，对输入进行反相动作。另外，记号“×”表示这些时钟反相器关闭，处于高阻抗状态，对输入信号为H和L都不输出的状态。N沟道MOSFET605、607及p沟道MOSFET602、606及铁电体栅极晶体管601上附加的记号“☆”表示这些晶体管接通。同样，记号“★”表示这些晶体管关闭。此外，各配线附近附加的箭头中，实线箭头表示该部分处于H状态，虚线箭头表示该部分处于L状态。
首先，从图9A的状态开始进行说明。图9A表示作为信号D输入H时的第一个时钟的前半，即CK＝H的状态、数据保持步骤的非易失性触发电路的状态。
一旦作为信号D输入H，通过处于ON状态的第一时钟反相器604，值翻转，节点M614成为L。另外，节点N613通过又一个第二时钟反相器603，值再次翻转而成为H。即，由于在铁电体栅极晶体管601的栅极上施加L，另外在基体上施加H，所以铁电体极化使沟道OFF。
此时，因为在n沟道MOSFET605及607上施加L，所以为OFF状态，而且对节点M614及N613没有影响。另一方面，因为在p沟道MOSFET602上翻转并施加CK信号，所以相对于CK＝H施加-CK＝L而成为ON状态。相对于成为ON状态的p沟道MOSFET602的沟道阻抗，设定成处于OFF状态的铁电体栅极晶体管601的沟道阻抗为充分大(例如100倍左右)，由此，节点P612的电位成为H。另外，所谓“沟道阻抗充分大”，只要可以明确区分节点P612的电位为H，阻抗比就不限定在上述例示的数值。
另一方面，在第三时钟反相器608中，因为施加作为时钟CK的翻转值的L，成为高阻抗，所以，对由此后段的Q、-Q不输出任何信号。即，此时的输出不定。
接下来，说明图9B的状态。这是在第一个时钟的后半，即，信号D的输入H保存原样为CK＝L时的状态、表示数据输出步骤中非易失性触发电路的状态。
在此状态的情况下，由于时钟是L，第一时钟反相器604成为OFF状态，所以成为高阻抗。也就是，包含从锁存器611，在其后段输入信号D的值不受影响。另外，源极接地的n沟道MOSFET605施加翻转时钟，成为ON状态。由此，节点M614重新设置成L。
第二时钟反相器603也同样地成为高阻抗。另外，由于源极接地的n沟道MOSFET607处于ON状态，所以节点N也重新设置成L。所以，成为对铁电体栅极晶体管601的栅极和基体两者施加L的状态，由于其极化状态没有变化，所以图9A中的时钟CK的前半的值被保存(即，维持关的状态)。
此外，源极接电源的p沟道MOSFET602施加翻转时钟，成为ON状态，另一方面，源极接电源的p沟道MOSFET606成为ON状态。如图9A相关的上述记载的已有说明，相对于成为ON状态的p沟道MOSFET606的沟道阻抗，设定处于OFF状态的铁电体栅极晶体管601的沟道阻抗为充分大(例如100倍左右)，节点P612的电位成为H。另外，所谓“沟道阻抗充分大”，只要可以明确区分节点P612的电位为H，阻抗比就不限定在上述例示的数值。
对在其后段配置的第三时钟反相器608，由于施加翻转时钟，成为ON状态，所以节点P612的电位输出为Q和-Q。即，在时钟前半，主锁存器610中输入的信号D＝H的值，在时钟后半作为Q＝H输出。
接下来，说明图9C的状态。这是对信号D输入L时的第一个时钟的前半，即，CK＝H时的状态，表示数据输出步骤中非易失性触发电路的状态。
在此情况下，由于第一时钟反相器604处于ON状态，输入的信号D翻转并传送到节点M614，节点M614成为H。另一方面，n沟道MOSFET605由于施加翻转时钟，不处于ON状态，对节点M614没有影响。
同样地，第二时钟反相器603也处于ON状态，所以节点M614的值翻转并传送到节点N613，结果是节点N613成为L。即，对于铁电体栅极晶体管601，在栅极施加H，在基体上施加L，所以铁电体极化使沟道为ON状态。
此时，在n沟道MOSFET605及607上施加L成为OFF状态，对节点M614及N613没有影响。另一方面，因为在p沟道MOSFET602上翻转并施加CK信号，所以相对于CK＝H施加-CK＝L，从而成为ON状态。通过相对于成为ON状态的p沟道MOSFET602的沟道阻抗，设定处于ON状态的铁电体栅极晶体管601的沟道阻抗为充分小(例如1/100左右)，由此节点P612的电位成为L。另外，所谓“沟道阻抗充分小”，只要可以明确区分节点P612的电位为L，阻抗比就不限定在上述例示的数值。
另一方面，在第三时钟反相器608中，因为施加作为时钟CK的翻转值的L，成为高阻抗，所以，在包含从锁存器611及由此的后段上没有任何输出。即，此时的输出不定。
接下来，说明图9D的状态。这是在第一个时钟的后半，即，信号D的输入L保存原样为CK＝L时的状态，表示数据输出步骤中非易失性触发电路的状态。
在此状态的情况下，由于时钟是L，所以第一时钟反相器604成为OFF状态，成为高阻抗。因此，在后段对输入信号D的值不受影响。另外，源极接地的n沟道MOSFET605施加翻转时钟成为ON状态。由此，节点M614重新设置成L。
另外，第二时钟反相器603也同样地成为高阻抗，此外，由于源极接地的n沟道MOSFET607处于ON状态，所以节点N也重新设置成L。所以，对铁电体栅极晶体管601的栅极和基体两者施加L，但由于其极化状态没有变化，所以图9C中的时钟CK的前半的值保持不变(即，维持开的状态)。
此外，源极接电源的p沟道MOSFET602施加翻转时钟成为OFF状态，另一方面，源极接电源的p沟道MOSFET606成为ON状态。如图9C相关的上述记载的已有说明，相对于成为ON状态的p沟道MOSFET606的沟道阻抗，设定处于ON状态的铁电体栅极晶体管601的沟道阻抗为充分小(例如1/100左右)，所以节点P612的电位成为L。严密地说明，来自连接于p沟道MOSFET606的源极的电源的信号H，通过处于ON状态的p沟道MOSFET606及沟道阻抗充分小的铁电体栅极晶体管601的沟道，然后经由处于ON状态的n沟道MOSFET607，脱离接地的低电位线。另外，所谓“沟道阻抗充分小”，只要可以明确区分节点P612的电位为L，阻抗比就不限定在上述例示的数值。
对在p沟道MOSFET606的后段上配置的第三时钟反相器608，施加翻转时钟成为ON状态，所以节点P612的电位输出为Q、-Q。即，在时钟前半，主锁存器的输入信号D＝L的值，在时钟后半作为Q＝L输出。
根据以上所述，再参照图7，再一次说明本实施方式相关的非易失性主从型触发器的动作。
首先，对区域a整体，VdM和VdS两个电源电位为H，主锁存器和从锁存器两者在动作。即，时钟信号CK为H的时候对主锁存器写入信号，另外，时钟信号为L的时候从从锁存器读取信号。其中，信号D在此刚好从L开始，但是以任意的间隔在H和L之间变化。时钟CK在这里从H开始接着变成L，接连以一定的周期在H和L之间反复连续变化。
M、N、B、P、Q等节点的状态根据输入的信号D和时钟CK决定。对各节点其关系如以下所示。以上所述在图7的图表上有明示。
即，对节点M614，i-CK＝H(CK＝L)时，与D无关为Lk CK＝H并且D＝H下为Lm CK＝H并且D＝L下为Hy VdM＝L、CK＝H时，与D无关为L。
另外，对节点Nn-CK＝H(CK＝L)时，与M无关为Lo CK＝H并且M＝H下为Lp CK＝H并且M＝L下为Hz VdM＝L、CK＝H时，与M无关为L。
铁电体栅极晶体管的状态Bq-CK＝H(CK＝L)时，与M无关为之前的一个值h CK＝H并且M＝L下为OFFi CK＝H并且M＝H下为ONj M、N＝L时，与任意值都无关为之前的一个值。
对节点P612r-CK＝H(CK＝L)时，B＝OFF时为Hs-CK＝H(CK＝L)时，B＝ON时为Lt CK＝H时，B＝OFF时为Hu CK＝H时，B＝ON时为Lx VdM＝L，并且CK＝H时，为不定。
对输出Qv-CK＝H(CK＝L)时，P＝L时为Lw-CK＝H(CK＝L)时，P＝H时为Hx CK＝H下为与P无关为不定值。
接下来，对与上述本发明的各实施方式相关的非易失性触发电路应用于移位寄存器的情况进行说明。在此情况下，即使至移位寄存器的电源和时钟信号被切断，通过仅至少对从锁存器再输入电源和时钟，就能够读取切断电源前的信息。所以，即使没有新的输入也能够读取，所以能够加速信息的读取。
另外，因为没有必要在外部存储切断电源前的信息，所以用于从外部再次输入的多余的电路、用于驱动该电路的电能等都不必要。再加上，还有节省用于再次输入所花的时间的好处。
此外，一旦输入了信息，仅通过至少给从锁存器上输入电源和时钟，信息可以任意次读取。所以，用于使输出反馈到输入的多余的反馈电路就不需要，结果是，用于驱动该反馈电路的电能、反馈的时间等都不必要。
另外，在该移位寄存器应用于图像用帧缓存的情况下，即使切断至图像用帧缓存的电源和时钟信号，仅通过再次输入电源和时钟，就能够读取切断电源前的信息。即，即使没有新的输入也可以读取，所以信息的读取迅速，另外没有必要在外部存储切断电源前的信息，另外用于从外部再次输入的多余的电路、驱动该电路的电能等都不必要。另外用于再次输入所花的时间也不必要。此外，一旦输入了信息，仅通过输入电源和时钟，信息可以任意次读取，所以用于使输出反馈到输入的多余的反馈电路不需要，用于驱动该反馈电路的电能、用于反馈的时间等都不必要。
进一步说明，例如在上述现有的图像显示装置中的帧缓存，输入的数据仅能读取一次，为显示相同的图像必需使输出数据再次反馈至输入。由此必须设置反馈电路，而且该反馈动作还要消耗多余的电能。如上所述，本实施方式中的帧缓存能够解决这类问题。
另外，在上述现有的图像显示装置中，为连续地显示相同的图像必需持续施加电压在触发器构成的图像画面缓存整体上，不得不增大与此相关的电能消耗，根据本实施方式的结构，也可以解决该问题。即，根据本实施方式的结构，能够将一次输入的信息任意次读取，结果是低电能消耗且电路规模小，切断电源也可以保存切断前的图像信息，不必附加反馈电路就能够任意次读取一条信息，可以实现非挥发图像用移位寄存器，及使用非挥发图像用移位寄存器的图像显示装置。
另外，也能够实现使用该图像显示装置的家庭电器。作为这样的电器，包含除图像显示以外的具有主要目的功能的机器，例如可以举出移动电话的例子。使用本实施方式的结构的移动电话可以减少电能消耗，能够长时间使用，成为非常优秀的产品。另外，由于电路规模可以缩小，所以适应小型化、薄型化。另外，由于电路规模可能缩小，容易导入其它功能模块，所以容易实现高功能化。另外，作为具有以图像显示为主要目的功能的电子机器，例如，可以举出电子广告系统等。这样的电子广告系统也能够充分发挥低电能消耗且电路规模小，切断电源也能够保存切断前的图像信息的效果。
此外，在在运算电路内部设置上述移位寄存器并使用的情况下，作为运算的过程或结果输出的数据，没有必要暂时保存在运算电路以外设置的存储器，能够在运算电路中保存数据，并且可以使用。
由此，削减接到运算电路外部的配线使运算电路内部的电路规模变小的同时，可以谋求既削减外部存储器自身又削减包含周边电路的电路规模。结果是，因为与运算相关的外部存储器的交换变得不必要，所以可以削减运算行程数，减少运算时间，实现高速化、低电能消耗化。另外在运算电路内部暂时保存数据的情况下，到再利用该数据的时间内，由于不需要从电源施加电压，所以能够削减电能消耗。
另外，在不对该移位寄存器输入数据，只读取的情况下，因为仅对从锁存器施加电源电压即可，所以主锁存器不用耗电，从而可以削减电能。再加上，在想任意次利用移位寄存器保存的运算过程或结果的情况下，因为仅对从锁存器施加电源电压即可，所以不必设置新的反馈电路。结果是，与通常的情况相比能够削减电路规模，以及削减其消耗电能。
另外，在大规模集成电路(LSI)中使用该运算电路的情况下，因为其中包含的上述移位寄存器能够持续保存数据，所以大规模集成电路内通常设置的存储器区域的比例能够削减。结果是，大规模集成电路的电路规模缩小，能够削减制造成本。另外，通过运算电路的高速化、低电能消耗化，可以使大规模集成电路自身也高速化、低电能消耗化。
表示大规模集成电路的电路规模的示意图是图10。图10(a)表示使用现有的非易失性触发电路构成的大规模集成电路(LSI)。另一方面，图10(b)表示使用本发明的非易失性触发电路构成的大规模集成电路(LSI)。通过本发明，大规模集成电路的电路规模缩小。
另外，根据如上所述的本实施方式的结构，有即使不用负电源亦可的优点。即，为存储铁电体栅极晶体管上二值的信息，向该栅极输入正或负的电位作为二值的信息是必要的。由此，通常在正的电源之外负的电源也必要，这成为问题。另一方面，在本实施方式的结构取信号为0V、和有限的电位的二值的任意一个输入的情况下，铁电体栅极晶体管401的铁电体层上施加的电位可以转换成符号相异的有限的电位的二值，由此，能够进行信息的写入及改写，可以不用负电源。其中，上述本实施方式的结构中，为分割阻抗而使用阻抗元件，在铁电体栅极晶体管401为高性能的情况下，也有省略阻抗元件构成电路的情况。
接下来，参照图11，说明图5所示的非易失性触发电路的变形例。图11表示，在图5所示的非易失性触发电路中，代替非易失性反相器515的阻抗元件502，使用耗尽型(depletion)p沟道MOSFET。以下，说明图11所示的触发电路的结构。
铁电体栅极晶体管801的源极和基体短路，铁电体栅极晶体管801的漏极和耗尽型p沟道MOSFET802串联连接。耗尽型p沟道MOSFET802的源极接电源。该电源与基体短路。对耗尽型p沟道MOSFET802的栅极输入动作切断信号E。
在本结构中，以铁电体栅极晶体管801的栅极上施加的电位作为输入，铁电体栅极晶体管801和耗尽型p沟道MOSFET802的连接点的电位811作为输出。
对铁电体栅极晶体管801的输入与时钟反相器803的输入并联，时钟反相器803的输出与铁电体栅极晶体管801的源极连接。由它们构成的部分在作为信号输入取接地电位和正的电源电位二值的任意一个的情况下，是将铁电体栅极晶体管801的铁电体上施加的的电位转换成符号相异的有限的电位的二值，写入及改写信息的非易失性反相器816。
在该非易失性反相器816的输入的前段上设置时钟反相器804。时钟反相器804与非易失性反相器816之间连接源极接地的n沟道MOSFET805的漏极。另外，非易失性反相器816的源极与源极接地的n沟道MOSFET806的漏极连接。此外，在非易失性反相器816的输出的后段上设置时钟反相器807。在时钟反相器807的后段上设置反相器808。
在该触发电路中，包含时钟反相器804、n沟道MOSFET805及非易失性反相器816的部分是主锁存器809。非易失性反相器816具备铁电体栅极晶体管801、耗尽型p沟道MOSFET802及时钟反相器803。另一方面，包含n沟道MOSFET806、时钟反相器807及铁电体栅极晶体管801的部分是从锁存器810。
在图11所示的结构中，一旦使对主锁存器809和从锁存器810供给的时钟翻转，就可以将该触发器作为主从型触发器使用。图11所示的非易失性触发电路的时钟信号的输入通过时钟电路814进行。时钟电路814不必是各触发电路中分别具有，从外部供给时钟信号的结构亦可。
在耗尽型p沟道MOSFET802的栅极815中，通常，耗尽型p沟道MOSFET802的沟道阻抗相对于低阻抗状态的铁电体栅极晶体管801的沟道阻抗要大，另外相对于高阻抗状态的铁电体栅极晶体管801的沟道阻抗要小，并且，这些阻抗分配的结果为，施加设定的电位，使两者的连接点811输出的电位为与输入至铁电体栅极晶体管801的信号相反的逻辑值。由于耗尽型p沟道MOSFET802是耗尽型，所以该电位与电源电位相比更接近接地电位。
对耗尽型p沟道MOSFET802的栅极的输入电压，可始终施加一定的电压，从而示出规定的阻抗值，在时钟信号的前半和后半的过渡期中，暂时地施加高电压亦可。
另外，在不要求进行触发电路的写入、读取的情况下，能够通过动作切断信号E的控制使动作不进行。该动作切断信号E选择使p沟道耗尽型MOSFET的沟道阻抗尽可能大的电位，通常，成为与接地电位相比更接近电源电位的值。
输入至时钟反相器及n-MOSFET的时钟的相位是如图11所示对各元件用CK和-CK(CK非)表示。即相对于CK，-CK的相位翻转180度。
如图11所示的电路结构，在阻抗元件是耗尽型p沟道MOSFET802构成的情况下，暂时切断电源后，再次接通电源时，可以读取电源切断前的信息。结果是，只要通过仅在读取电路施加电源，就能读取信息，所以能够得到使消耗电能小的效果，以上所述的图5及图6所示的电路结构也是一样。
这样，作为端连接于从锁存器810的时钟反相器807的输入端，其它端接地的阻抗元件，并不限定为图5所示的阻抗元件502，例如，可以优选使用本实施方式的耗尽型p沟道MOSFET。
以上说明了本发明适用的各实施方式，这样记述不是限定事项，当然，可以有各种变化。例如，在图6所示的非易失性触发电路中，通过使用触发器代替具备非易失性反相器616的第二时钟反相器603，能够构成非易失性触发电路。
即，如图12所示，进一步设置输入端连接于第二时钟反相器603的输出端的第四时钟反相器623，通过将该第四时钟反相器623的输出端与第二时钟反相器603的输入端连接，可以构成正反馈电路。在此情况下，通过与图6所示的非易失性触发电路同样的作用，可以得到降低消耗电能的效果。同样地，在如图5所示的非易失性触发电路中，也可以构成为设置新的时钟反相器的结构，以便相对第二时钟反相器503，构成反馈电路。
产业上的可利用性如上所示，根据本发明，可提供可降低电能消耗的非易失性触发电路及其驱动方法。
权利要求书(按照条约第19条的修改)还具备与所述第三时钟反相器输出端连接的输出用反相器。
12.根据权利要求7所述的非易失性触发电路，其特征在于还具备输入端与所述第二时钟反相器的输出端连接的第四时钟反相器，所述第四时钟反相器的输出端与所述第二时钟反相器的输入端连接，构成反馈电路。
13.一种移位寄存器电路，其特征在于构成为连接多个权利要求7所述的非易失性触发电路。
14.一种帧缓存电路，其特征在于包含至少一个权利要求13所述的移位寄存器电路。
15.一种非易失性触发电路的驱动方法，是具备输入数据信号的第一时钟反相器；栅极与所述第一时钟反相器的输出端连接，源极与基体短路的铁电体栅极晶体管；与所述铁电体栅极晶体管并联连接的第二时钟反相器；一端侧与所述铁电体栅极晶体管的栅极连接，其它端侧与低电位线连接的第一开关元件；一端侧与所述铁电体栅极晶体管的源极连接，其它端侧与低电位线连接的第二开关元件；与所述铁电体栅极晶体管的漏极连接的第三时钟反相器；以及与所述第三时钟反相器的输入端的一端侧连接，其它端侧与电源连接的阻抗性元件，经所述第三时钟反相器的输出端输出输出信号的非易失性触发电路的驱动方法，其特征在于，具备数据保持步骤，所述第一时钟反相器及第二时钟反相器处于开的状态，并且，所述第一开关元件、第二开关元件及第三时钟反相器处于关的状态，通过输入数据信号，利用所述铁电体栅极晶体管具有的
29.一种移位寄存器电路，其特征在于构成为连接多个权利要求22所述的非易失性触发电路。
30.一种帧缓存电路，其特征在于包含至少一个权利要求29所述的移位寄存器电路。
权利要求
1.一种非易失性触发电路的驱动方法，是具备输入数据信号D的第一时钟反相器；栅极与所述第一时钟反相器的输出端连接，源极与基体短路的铁电体栅极晶体管；与所述铁电体栅极晶体管并联连接的第二时钟反相器；一端侧与所述铁电体栅极晶体管的栅极连接，其它端侧与低电位线连接的第一开关元件；一端侧与所述铁电体栅极晶体管的源极连接，其它端侧与低电位线连接的第二开关元件；与所述铁电体栅极晶体管的漏极连接的第三时钟反相器；以及与所述第三时钟反相器的输入端的一端侧连接，其它端侧与电源连接的第三开关元件及第四开关元件，经所述第三时钟反相器的输出端输出输出信号的非易失性触发电路的驱动方法，其特征在于，具备数据保持步骤，所述第一时钟反相器、第二时钟反相器及第三开关元件处于开的状态，并且，所述第一开关元件、第二开关元件及第三时钟反相器处于关的状态，通过输入数据信号，利用所述铁电体栅极晶体管具有的铁电体的极化，保持输入的数据信号；数据输出步骤，所述第一时钟反相器、第二时钟反相器及第三开关元件处于关的状态，且通过切换使所述第一开关元件、第二开关元件及第三时钟反相器处于开的状态，从而在切断数据信号的输入的同时维持所述铁电体栅极晶体管具有的铁电体的极化状态，基于被保持的数据信号输出输出信号。
2.根据权利要求1所述的非易失性触发电路的驱动方法，其特征在于所述铁电体栅极晶体管在开的状态的沟道阻抗值比所述第三开关元件及第四开关元件在开的状态的阻抗值的任何一个都充分小，所述铁电体栅极晶体管在关的状态的沟道阻抗值比所述第三开关元件及第四开关元件在开的状态的阻抗值的任何一个都充分大。
3.根据权利要求1所述的非易失性触发电路的驱动方法，其特征在于所述第一开关元件及第二开关元件是n沟道MOSFET，所述第三开关元件及第四开关元件是p沟道MOSFET，在所述数据保持步骤中，对所述第一时钟反相器及第二时钟反相器输入“高”的时钟信号，同时，对所述第一开关元件、第二开关元件、第三开关元件及第三时钟反相器输入“低”的时钟翻转信号，在所述数据保持步骤中，对所述第一时钟反相器及第二时钟反相器输入“低”的时钟信号，同时，对所述第一开关元件、第二开关元件、第三开关元件及第三时钟反相器输入“高”的时钟翻转信号。
4.根据权利要求3所述的非易失性触发电路的驱动方法，其特征在于还具备同时输出所述时钟信号及时钟翻转信号的时钟电路。
5.根据权利要求1所述的非易失性触发电路的驱动方法，其特征在于还具备与所述第三时钟反相器的输出端连接的输出用反相器。
6.根据权利要求1所述的非易失性触发电路的驱动方法，其特征在于还具备输入端与所述第二时钟反相器的输出端连接的第四时钟反相器，所述第四时钟反相器的输出端与所述第二时钟反相器的输入端连接，构成反馈电路。
7.一种非易失性触发电路，其特征在于，具备输入数据信号的第一时钟反相器；栅极与所述第一时钟反相器的输出端连接，源极与基体短路的铁电体栅极晶体管；与所述铁电体栅极晶体管并联连接的第二时钟反相器；一端侧与所述铁电体栅极晶体管的栅极连接，其它端侧与低电位线连接的第一开关元件；一端侧与所述铁电体栅极晶体管的源极连接，其它端侧与低电位线连接的第二开关元件；与所述铁电体栅极晶体管的漏极连接的第三时钟反相器；与所述第三时钟反相器的输入端的一端侧连接，其它端侧与电源连接的第三开关元件及第四开关元件，经所述第三时钟反相器的输出端输出输出信号。
8.根据权利要求7所述的非易失性触发电路，其特征在于所述铁电体栅极晶体管在开的状态的沟道阻抗值比所述第三开关元件及第四开关元件在开的状态的阻抗值的任何一个都充分小，所述铁电体栅极晶体管在关的状态的沟道阻抗值比所述第三开关元件及第四开关元件在开的状态的阻抗值的任何一个都充分大。
9.根据权利要求7所述的非易失性触发电路，其特征在于所述第一开关元件及第二开关元件是n沟道MOSFET，所述第三开关元件及第四开关元件是p沟道MOSFET，对所述第一时钟反相器及第二时钟反相器输入“高”的时钟信号的同时，对所述第一开关元件、第二开关元件、第三开关元件及第三时钟反相器输入“低”的时钟翻转信号，对所述第一时钟反相器及第二时钟反相器输入“低”的时钟信号的同时，对所述第一开关元件、第二开关元件、第三开关元件及第三时钟反相器输入“高”的时钟翻转信号。
10.根据权利要求9所述的非易失性触发电路，其特征在于还具备同时输出所述时钟信号及时钟翻转信号的时钟电路。
11.根据权利要求7所述的非易失性触发电路，其特征在于还具备与所述第三时钟反相器输出端连接的输出用反相器。
12.根据权利要求7所述的非易失性触发电路，其特征在于还具备输入端与所述第二时钟反相器的输出端连接的第四时钟反相器，所述第四时钟反相器的输出端与所述第二时钟反相器的输入端连接，构成反馈电路。
13.一种移位寄存器电路，其特征在于构成为连接多个权利要求7所述的非易失性触发电路。
14.一种帧缓存电路，其特征在于包含至少一个权利要求13所述的移位寄存器电路。
15.一种非易失性触发电路的驱动方法，是具备输入数据信号的第一时钟反相器；栅极与所述第一时钟反相器的输出端连接，源极与基体短路的铁电体栅极晶体管；与所述铁电体栅极晶体管并联连接的第二时钟反相器；一端侧与所述铁电体栅极晶体管的栅极连接，其它端侧与低电位线连接的第一开关元件；一端侧与所述铁电体栅极晶体管的源极连接，其它端侧与低电位线连接的第二开关元件；与所述铁电体栅极晶体管的漏极连接的第三时钟反相器；以及与所述第三时钟反相器的输入端的一端侧连接，其它端侧与电源连接的阻抗性元件，经所述第三时钟反相器的输出端输出输出信号的非易失性触发电路的驱动方法，其特征在于，具备数据保持步骤，所述第一时钟反相器及第二时钟反相器处于开的状态，并且，所述第一开关元件、第二开关元件及第三时钟反相器处于关的状态，通过输入数据信号，利用所述铁电体栅极晶体管具有的铁电体的极化，保持输入的数据信号；数据输出步骤，所述第一时钟反相器及第二时钟反相器处于关的状态，且通过切换使所述第一开关元件、第二开关元件及第三时钟反相器处于开的状态，由此切断数据信号的输入，同时维持所述铁电体栅极晶体管具有的铁电体的极化状态，基于保持的数据信号输出输出信号。
16.根据权利要求15所述的非易失性触发电路的驱动方法，其特征在于所述铁电体栅极晶体管在开的状态的沟道阻抗值比所述阻抗性元件的阻抗值充分小，所述铁电体栅极晶体管在关的状态的沟道阻抗值比所述阻抗性元件的阻抗值充分大。
17.根据权利要求15所述的非易失性触发电路的驱动方法，其特征在于所述第一开关元件及第二开关元件是n沟道MOSFET，在所述数据保持步骤中，对所述第一时钟反相器及第二时钟反相器输入“高”的时钟信号的同时，对所述第一开关元件、第二开关元件、及第三时钟反相器输入“低”的时钟翻转信号，在所述数据保持步骤中，对所述第一时钟反相器及第二时钟反相器输入“低”的时钟信号的同时，对所述第一开关元件、第二开关元件、及第三时钟反相器输入“高”的时钟翻转信号。
18.根据权利要求17所述的非易失性触发电路的驱动方法，其特征在于还具备同时输出所述时钟信号及时钟翻转信号的时钟电路。
19.根据权利要求15所述的非易失性触发电路的驱动方法，其特征在于还具备与所述第三时钟反相器输出端连接的输出用反相器。
20.根据权利要求15所述的非易失性触发电路的驱动方法，其特征在于还具备输入端连接于所述第二时钟反相器的输出端的第四时钟反相器，所述第四时钟反相器的输出端与所述第二时钟反相器的输入端连接，构成反馈电路。
21.根据权利要求15所述的非易失性触发电路驱动方法，其特征在于所述阻抗元件由耗尽型p沟道MOSFET构成，所述耗尽型p沟道MOSFET构成为在栅极上施加电压，使沟道阻抗值比所述铁电体栅极晶体管在开的状态的沟道阻抗值充分大，并且，比所述铁电体栅极晶体管在关的状态的沟道阻抗值充分小。
22.一种非易失性触发电路，其特征在于，具备输入数据信号的第一时钟反相器；栅极与所述第一时钟反相器的输出端连接，源极与基体短路的铁电体栅极晶体管；与所述铁电体栅极晶体管并联连接的第二时钟反相器；一端侧与所述铁电体栅极晶体管的栅极连接，其它端侧与低电位线连接的第一开关元件；一端侧与所述铁电体栅极晶体管的源极连接，其它端侧与低电位线连接的第二开关元件；与所述铁电体栅极晶体管的漏极连接的第三时钟反相器；以及与所述第三时钟反相器的输入端的一端侧连接，其它端侧与电源连接的阻抗性元件，经所述第三时钟反相器的输出端输出输出信号。
23.根据权利要求22所述的非易失性触发电路，其特征在于所述铁电体栅极晶体管在开的状态的沟道阻抗值比所述阻抗性元件的阻抗值充分小，所述铁电体栅极晶体管在关的状态的沟道阻抗值比所述阻抗性元件的阻抗值充分大。
24.根据权利要求22所述的非易失性触发电路，其特征在于所述第一开关元件及第二开关元件是n沟道MOSFET，对所述第一时钟反相器及第二时钟反相器输入“高”的时钟信号的同时，对所述第一开关元件、第二开关元件及第三时钟反相器输入“低”的时钟翻转信号，对所述第一时钟反相器及第二时钟反相器输入“低”的时钟信号的同时，对所述第一开关元件、第二开关元件及第三时钟反相器输入“高”的时钟翻转信号。
25.根据权利要求24所述的非易失性触发电路，其特征在于还具备同时输出所述时钟信号及时钟翻转信号的时钟电路。
26.根据权利要求22所述的非易失性触发电路，其特征在于还具备与所述第三时钟反相器输出端连接的输出用反相器。
27.根据权利要求22所述的非易失性触发电路，其特征在于还具备输入端连接于所述第二时钟反相器的输出端的第四时钟反相器，所述第四时钟反相器的输出端与所述第二时钟反相器的输入端连接，构成反馈电路。
28.根据权利要求22所述的非易失性触发电路，其特征在于所述阻抗性元件由耗尽型p沟道MOSFET构成，所述耗尽型p沟道MOSFET构成为在栅极上施加电压，使沟道阻抗值比所述铁电体栅极晶体管在开的状态的沟道阻抗值充分大，并且，比所述铁电体栅极晶体管在关的状态的沟道阻抗值充分小。
29.一种移位寄存器电路，其特征在于构成为连接多个权利要求22所述的非易失性触发电路。
30.一种帧缓存电路，其特征在于包含至少一个权利要求29所述的移位寄存器电路。
全文摘要
本发明提供非易失性触发电路的驱动方法，该非易失性触发电路具备第一时钟反相器(604)、第二时钟反相器(603)及第三开关元件(602)处于开的状态，并且，第一开关元件(605)、第二开关元件(607)及第三时钟反相器(608)处于关的状态，通过输入数据信号(D)，利用铁电体栅极晶体管(601)具有的铁电体的极化，保持输入的数据信号(D)的数据保持步骤；第一时钟反相器(604)、第二时钟反相器(603)及第三开关元件(602)处于关的状态，并且，通过使第一开关元件(605)、第二开关元件(607)及第三时钟反相器(608)处于开的状态地切换，切断数据信号(D)的输入的同时维持铁电体栅极晶体管(601)具有的铁电体的极化状态，输出基于保持的数据信号(D)的输出信号Q(－Q)的数据输出步骤。
文档编号H01L21/8247GK1816968SQ20048001901
公开日2006年8月9日 申请日期2004年11月30日 优先权日2003年12月4日
发明者西川孝司, 丰田健治, 大塚隆 申请人:松下电器产业株式会社