专利名称：形成具有不同高度的升高的漏极与源极区域的晶体管的先进方法
技术领域：
本发明大致关于集成电路的制造，更详言的，系关于局部升高的半导体区域的制造，该半导体区域诸如具有极浅PN接面的场效应晶体管的升高的漏极和源极区域。
背景技术：
依据特定电路布局，集成电路的制造必须在给定区域上制造大量电路组件。一般而言，目前对诸如微处理器、储存芯片的类的逻辑电路皆实行复数个制程技术，互补金氧半导体(CMOS)技术因其操作速率和/或电路损耗的优异特性成为当前最大有可为的技术。在使用CMOS技术进行复杂的集成电路制造时，数百万的互补晶体管(亦即N沟道晶体管和P沟道晶体管)在合适的衬底上形成。典型地，无论是N沟道晶体管或P沟道晶体管的金氧半导体(MOS)晶体管皆具有所谓的PN接面，PN接面形成于高度掺杂漏极和源极区域的接口，在漏极区域和源极区域间具有相反掺杂沟道区域。藉由在沟道区域上形成并由薄绝缘层将其与的分开的栅极电极控制沟道区域的导电率。沟道区域的导电率端视掺杂浓度、主要电荷载子的移动率以及对于在晶体管宽度方向的沟道区域给定延展部分的源极和漏极区域间的距离而定，此距离亦可称为沟道长度。因此，对栅极电极施加特定控制电压以迅速在绝缘层下生成导电沟道的能力而言，沟道区域的导电率实质上决定MOS晶体管的特性。因而，沟道长度显示支配设计标准而沟道长度缩减提升集成电路的操作速率。
然而，晶体管的尺寸缩减出现许多伴随的问题，必须解决这些问题使其不会过分地抵销稳定缩减MOS晶体管的沟道长度所获得的优点。
依此着眼点的一问题是对于极浅PN接面的需求。亦即，当沟道长度缩减时，必须缩减与由栅极绝缘层和沟道区域所形成的接面相关的源极和漏极的深度，以维持导电沟道所需的可控制。源极和漏极的深度实质上决定其薄电阻率，而薄电阻率不太可能任意地藉由在源极和漏极区域中对应地增加掺杂浓度而降低，因极高的掺杂浓度将会造成漏电流的增加。此外，藉由在源极和漏极区域中进行习知迅速热退火循环而完全活化以高浓度掺杂布植进入这些区域的掺杂物，无法避免整体掺杂分布产生负面的影响。亦即，对于由PN接面定义的所需沟道长度，增加掺杂浓度需要较高温度和/或延长对应的退火循环时间，然而，掺杂物不可避免的热扩散影响形成PN接面的掺杂分布，其最终可导致最后达成的沟道长度具有无法接受的变动。
为了进一步缩减漏极和源极区域的薄电阻，源极和漏极的导电率通常藉由形成金属硅化物而增加，此金属硅化物比高掺杂硅有较优越的导电率。然而，因金属硅化物的穿透深度受PN接面的深度限制，使得改善这些区域的导电率与对应PN接面的深度相关。此外，在许多CMOS技术中，同时在栅极电极上形成对应金属硅化物，其中非常浅的接面深度因此亦在栅极电极中生成非常浅的金属硅化物，而在获得优越的栅极电极导电率方面只造成有限的改善。
在一方法中，藉由在栅极绝缘层/沟道区接口上的升高的源极和漏极区域形成极浅源极和漏极区域，维持漏极-源极掺杂浓度于可接受的水准的同时，并提供形成高导电率金属硅化物区域，不受因为升高的漏极和源极区域所增加的尺寸而限制PN接面的实际深度。
请参阅图1a至图1d，在此将对形成升高的漏极和源极典型习知制程流程作详细的说明。
图1a概略地显示在制程早期的场效晶体管100的剖面图。晶体管100包括诸如块体硅衬底(bural silicon substrate)或具有埋藏绝缘层的绝缘层上覆硅(SOI)等的衬底101。在衬底101上形成具有适于在其中形成PN接面和沟道区域的厚度的实质结晶层102。例如，晶体管100为具有厚度范围大约20至100奈米(nm)的硅层102的SOI晶体管。具有多晶硅的栅极电极103形成于硅层102上且其间由栅极绝缘层104分隔。栅极绝缘层104可藉由厚度大约0.6至4奈米的含氮二氧化硅层在复杂的装置中形成。在其上的侧壁103B与硅层102其余的表面亦由氧化物衬里106覆盖的同时，抗反射涂层的残余物105覆盖栅极电极103的上表面103A。
如图1a所示的晶体管100可依据后述的制程流程而形成。以硅块体衬底或SOI衬底形式的各别制造的衬底做为衬底101，其中SOI衬底包括依据广为接受的晶圆接合技术形成的结晶硅层。藉由诸如化学机械研磨法的相应的制程技术，以薄化SOI衬底的给定硅层至所需厚度和/或藉由在SOI衬底或块体基材的暴露表面上进行磊晶硅膜成长(epitaxial growth of silicon)，而产生具有合适厚度的硅层102。半导体材料的外延生长技术为一种沉积技术，只要沉积的材料可形成与下层材料具有充分相似的结构以及晶格间距的晶格，则沉积的材料层可以形成与下层材料的结晶结构一致的结晶层。在硅层102的形成后，形成具有适于形成栅极绝缘层104的厚度与材料的绝缘层。在此方面，系使用在此技术领域中广为接受的复杂的氧化作用和/或沉积技术。此后，藉由低压化学气相沈积法沉积合适厚度的多晶硅层。接着，沈积诸如由氧氮化硅构成的抗反射涂层以及抗蚀层，并藉由复杂的微影法(photolighography)形成图样(patterned)，为接下来的各向异性蚀刻制程形成蚀刻掩模以从沉积的多晶硅层将栅极电极103图样化。之后，将栅极绝缘层104图样化并接着藉由合适设计的氧化制程形成氧化物衬里106。
图1b概要地显示其上具有诸如由氮化硅的材料所构成的侧壁间隔件组件107的晶体管100，其显现对于下层氧化物衬里106的适度地高蚀刻选择性，使间隔件107可轻易地在选择性外延生长制成之后去除。侧壁间隔件107的形系藉由广为接受的技术例如，电浆增强化学气相沉积法(plasma enhanced chemical vapor depostion)具有特定厚度的氮化硅层，以及后续能可靠地停止于氧化物衬里106上或中的各向异性蚀刻法，而留下间隔件107。可藉由合适地调整氮化硅层的厚度而轻易控制间隔件107的宽度107A。因此，邻近栅极电极103的外延生长区域的侧向延展实质上由间隔件宽度107A决定。
图1c概略地显示硅层102上具有选性成长的硅区域108的装置100，其中自栅极电极103的区域108的侧向延展实质上对应于间隔件107A(图1b)的宽度加上氧化物衬里106的最小厚度。由以下制程可获得如图1c所示的晶体管100。由如同图1b所示的装置开始，氧化物衬里106系经过选择性蚀刻，使硅层102暴露出未受间隔件107、栅极电极103和任何绝缘结构(未图标)覆盖的部分。在氧化物衬里106去除前和/或后，进行广为接受的清洁步骤以去除氧化残余物以及其它会积聚在硅层102的表面区域的污染物。之后，在硅层102的暴露部分选择性生长硅，因而形成具有符合设计要求的特定厚度的硅区域108。接着，藉由诸如热磷酸等对二氧化硅和硅具有良好蚀刻选择性的蚀刻制程将间隔件107去除。在此蚀刻制程期间，可能也同时去除栅极电极103顶部的残余物105。接着，进行习知的制程程序如同在不具有额外的选择性生长的区域108的状况的晶体管装置。亦即，形成适当数目的侧壁间隔件，接着进行合适设计的布植程序，以在硅层102建立所需的掺杂分布。
图1d概要地显示在使用诸如三个不同侧壁间隔件经上述晶体管制程后的晶体管100。在图1d中，如以二氧化硅组成第一侧壁间隔件109系紧邻于氧化物衬里106，并且具有适当的厚度，以在后续的布植程序时在栅极电极103的邻近区域中分布掺杂浓度。第二间隔件110位于第一间隔件109旁，并且由附加衬里106A从中分隔，接序为氧化物衬里111和第三间隔件112。这些间隔件109和112的宽度系经过恰当的选择以获得所需的掺杂延伸区域113和漏极和源极区域114，并因此定义在延伸区域113间具有特定沟道长度116的沟道区域115。
在间隔件109的制造期间，若其由二氧化硅组成，衬里106系典型地蚀刻掉半导体层102的表面部分。因此，通常在间隔件110的制造前先沉积附加的衬里106A。若第一间隔件109由氮化硅组成，在制造间隔件109的各向异性蚀刻期间，会保留衬里106，然而衬里106可能会因蚀刻导致的破坏而产生不均匀的厚度。因此，在此情况中，会去除衬里106而亦同时沉积附加衬里106A。一般而言，间隔件109、110和112的制造系藉由诸如参阅间隔件107的制造方法所述广为接受的间隔件制造技术而完成，其中系藉由各别由如氮化硅所构成间隔件层的对应沉积厚度控制对应间隔件宽度，其中第一间隔件109和氧化物衬里111在各向异性图样化间隔件时提供所需的蚀刻选择性。
因此，上述的制程流程使所需的浅PN接面可以延伸区域113的方式形成，然而其藉由提供用于获高导电率的金属硅化物的额外选择性生长硅区域108，而提供对于漏极与源极区域114的低接触电阻，其中硅化物化制程既非不利于延伸区域113，也非藉由延伸区域113以及漏极和源极区域114的深度来限制硅化物化制程。
虽然上述的制程流程提供对于形成升高的漏极和源极区域有显著的改善，然而其制程的灵活度依然有许多可以改善的空间以增进其装置效能。例如，在利用离子布植制成漏极和源极区域114期间，一般亦对栅极电极103进行高度掺杂，因而增加其导电率。在P沟道晶体管中，通常使用硼做为掺杂物，然而硼在退火制程期间显现高度扩散性。因此，用于掺杂源极和漏极区域114的最大布植能量，无法选择为如同期望其具备在漏极和源极区域114中获得所需穿透深度所施加的能量一样高，当选择布植参数时，取而代的的是将栅极绝缘层104的完整性和沟道区域关于硼离子的扩散和/或穿透可能性列入考虑，因此才能妥协于漏极和源极的特性。
鉴于这些问题，对于局部升高半导体区域的制造技术有一种需求因应而生，其中包含增加灵活度，例如系关于外延生长区域的高度和/或掺杂浓度。
发明内容
一般而言，本发明系针对具有不同高度和/或不同掺杂浓度的外延生长半导体的制造技术，其中亦保持与习知制程程序高度兼容的技术。在第一外延生长制程期间，藉由外延生长掩模方法遮蔽一个或多个特定区域，选择性地暴露一个或多个其它半导体区域，而获得不同高度的升高半导体区域。之后，暴露一个或多个其它半导体区域，而进行第二外延生长制程以进一步再增加先前外延生长区域，并在新暴露的半导体区域中形成外延生长区域。若需要复数个不同的外延生长半导体区域尺寸，则可重复此程序。在此方法中，两个或两个以上的升高半导体区域可形成不同高度，以符合装置的特殊需求。此外，在本发明的其它示范实施例中，升高的半导体区域可藉由外延生长而选择性形成，且之后一个或多个这些升高的半导体区域的选择部分可降低厚度，例如藉由氧化这些区域，后续去除氧化部分而精确地降低其高度。
依据本发明的另一示范实施例，其方法包括于维持覆盖第二半导体区域的同时，形成暴露一部分第一半导体区域的第一外延生长掩模。接着，在第一半导体区域的暴露部分形成第一升高的半导体区域，且在第二半导体区域上形成第二外延生长掩模，其中第二外延生长掩模暴露一部分第二半导体区域。最后，在第二半导体区域的暴露部分中外延生长第二升高的半导体区域。
在进一步的实施例中，该方法进一步包括在至少一该第一和第二升高的半导体区域外延生长的同时，引入一个或多个的掺杂物种。
在进一步的实施例中，将P型沟道掺杂物种引入该第二升高的半导体区域中。
在进一步的实施例中，该漏极和源极区域系藉由布植P型掺杂物种而形成于该第二半导体区域中。
在进一步的实施例中，该方法进一步包括在该第一和第二升高的半导体区域中形成金属硅化物。
在进一步的实施例中，在外延生长的过程中，控制至少一该第一和第二升高的半导体区域的高度，以调整该金属硅化物至形成于该漏极和源极区域中的PN接面的距离。
在进一步的实施例中，该第一和第二升高的半导体区域具有不同高度。
依据本发明的另一示范实施例，其方法包括在第一和第二半导体区域上分别外延生长第一和第二升高的半导体区域，并在第一升高半导体区域形成氧化作用掩模。接着，选择性氧化第二升高半导体区域以在第二升高半导体区域上形成氧化部分。最后，选择性去除第二升高半导体区域的氧化部分。
在进一步的实施例中，形成氧化掩模包括沉积掩模层，并从该第二半导体区域上选择性去除该掩模层。
在进一步的实施例中，至少一该第一和第二半导体区域包括结构性组件从该第一和第二半导体区域的表面上延伸。
在进一步的实施例中，该结构性组件包括栅极电极结构。
在进一步的实施例中，该方法进一步包括在外延生长该第一和第二升高的半导体区域之前，邻近该栅极电极结构形成可弃式侧壁间隔件。
在进一步的实施例中，该选择性去除该第二升高的半导体区域的该氧化部分的步骤导致该第一和第二升高的半导体区域具有不同高度。
依据本发明的另一示范实施例，半导体装置包括形成在第一半导体区域上的第一栅极电极区域，并由第一栅极绝缘层从中分隔。第一升高的漏极和源极区域形成于第一栅极绝缘层上并以第一高度延伸。此外，第二半导体区域上形成第二栅极电极，并由第二栅极绝缘层将其分开。另外，第二升高漏极和源极区域形成于第二栅极绝缘层上并以不同于第一高度的第二高度延伸。
在进一步的实施例中，该第一和第二半导体区域系位于形成在绝缘层上的半导体层中。
藉由参阅下列图标伴随详细叙述将可了解本发明，其中相似的组件符号定义相似组件，其中图1a至图1d概要地显示在各种制程阶段具有升高的漏极和源极区域的习知晶体管装置的剖面图；图2a至图2e概要地显示在各种制程阶段的两个不同的半导体区域的剖面图，其中依据本发明的示范实施例，选择性升高的半导体区域系形成于第一和第二半导体区域且具有不同高度；以及图3a至图3b概要地显示接受一般外延生长制程而形成的升高外延生长区域的第一和第二半导体区域，其中个别高度系藉由选择性氧化制程而调整。
主要组件符号说明100 场效晶体管101 衬底102 结晶层103 栅极电极103A 上表面103B 侧壁
104 栅极绝缘层105 残余物106 氧化物衬里106A衬里107 间隔件107A宽度108 硅区域109 第一侧壁间隔件110 第二侧壁间隔件111 氧化物衬里112 第三侧壁间隔件113 掺杂延伸区域114 漏极和源极区域115 沟道区域116 沟道长度200、300半导体装置201、301衬底202、302半导体层203A、203B、303A、303B 栅极电极204A、204B、304A、304B 栅极绝缘层205A、205B、305A、305B 覆盖层206A、206B、306A、306B、309A、309B 衬里207A、207B 侧壁间隔件208A、218A、218B外延生长区域219A厚度319A、319B、219B高度220、330绝缘结构221 间隔层222、322蚀刻掩模223A、223B 表面部分224A、224B 底蚀刻区域
225 第二蚀刻掩模240A、340A第一装置区域240B、340B第二装置区域307A、307B可弃式侧壁间隔件308A、308B外延生长的半导体区域310A 氧化部分311A 厚度321掩模层具体实施方式
因本发明易于以各种修改和替换形式出现，本发明的特定实施例将以示范性的图式显现并加以详细的描述。然而，在此必须了解到，此处对于特定实施例的叙述并非意于限制本发明于特定的揭露形式，相反地，本发明是由所有后附的权利要求书所定义的精神与范畴下涵盖所有修改、均等和替换的形式。
本发明系依据一概念，即选择性外延生长半导体区域的特性可依不同电路组件或半导体衬底的不同区域做调整。上述概念可有利使用的电路组件的一范例系微缩尺寸的场效晶体管组件，其中，因其缩小的特征尺寸，即使特殊设计的概念的极微小变化将会在最后获得的晶体管效能上产生显著的影响。例如，源极和漏极接面的电容在不同装置区域须有不同值，其可藉由对应地调整升高的漏极和源极的高度列入考虑。此外，关于形成升高的半导体源极和漏极区域的半导体薄膜定义的漏极和源极区域的掺杂物种的位置，需要满足各别不同电路组件和/或装置区域的需求。另一个设计的标准即硅化物接口的距离，系关于PN接口的位置或是关于半导体层底部的距离，通常形成用以降低漏极和源极区域的接触电阻。因此，这些距离可为半导体衬底的各种区域做个别调整，以分别增进装置效能。此外，如先前所述，P沟道晶体管需要降低高度的升高源极和漏极，以考量到增加的穿透深度和硼的扩散率。因此，藉由降低的高度，将选择布植参数，在具有降低高度的源极和漏极区域中提供最理想的掺杂分布时，避免栅极绝缘层过分地降解。
在此必须另外注意到，在下列的示范实施例中，第一和第二晶体管组件系形成于各别半导体区域上，这些半导体区域系接受外延生长半导体区域。然而，本发明并不限于晶体管组件，其亦可应用于任何需要不同特性的选择性生长外延生长区域制程的电路组件。本发明亦非限于两个不同的半导体区域，此处所揭露的实施例可应用于需要外延生长半导体区域的适宜特性的复数个不同半导体区域。
请参阅图2a至图2e和图3a至图3b，本发明进一步的示范实施例将以更详细的方式做叙述。
图2a概要地显示在早期制程的半导体装置200的剖面图。半导体装置200包括可为任何适于在其上形成电子组件的衬底201。在一些实施例中，衬底201可为如硅衬底的块体半导体衬底，其上形成如实质结晶硅层的半导体层202。在另一实施例中，基材201可为任何在其上形成绝缘层的合适的绝缘衬底，例如二氧化硅层，半导体层202以如结晶层的方式形成于基材201上。在此必须注意到，在依据CMOS技术的进阶逻辑电路，绝缘层上覆硅(silicon-on-insulator；SOI)技术为目前最适于形成高微缩晶体管装置(scaled semiconductor device)。因此，在特定实施例中，半导体层202为形成于通常指称为埋藏氧化物的绝缘层上厚度大约5至50奈米的结晶硅层。半导体装置200进一步包括由绝缘结构220电性绝缘且彼此分离的第一装置区域240A和第二装置区域240B。绝缘结构220可为向下延伸至衬底201的沟槽绝缘结构的形式，以实质上使第一和第二装置区域240A、240B完全绝缘。在此必须注意到，第一和第二装置区域240A、240B系显示为邻近装置区域，以形成例如场效晶体管的互补对，在其它实施例中，第一和第二装置区域240A、240B为在单一芯片区域上明显彼此分离的区域，或位于衬底201上的不同芯片区域。例如，半导体晶圆的不同区域可能需要不同尺寸外延生长的制造，以提供具有不同于形成在其它区域的集成电路的效能特性。
第一和第二装置区域240A、240B包括形成于各别栅极绝缘层204A、204B上的栅极电极203A、203B。此外，如二氧化硅构成的各别衬里206A、206B形成于栅极电极203A、203B的侧壁以及半导体层202的表面部分上。藉由各别的覆盖层205A、205B覆盖栅极电极203A、203B的顶部表面，覆盖层205A、205B可为抗反射涂层的残余物。另外，由例如氮化硅组成的间隔层221形成在第一和第二装置区域240A、240B上。此外，在半导体装置200上形成蚀刻掩模222，使其实质上完全覆盖第二装置区域240B，以在后续的各向异性蚀刻制程中避免或至少减缓在第二装置区域240B中的间隔层221的材料去除。
形成半导体装置200的典型制程流程系如图2a所示，该流程实质上包括相同于上文参阅图1a所述的相同制程步骤，其中绝缘结构220的制造可藉由广为接受的微影法(photolithography)、沉积法和蚀刻技术完成。此外，执行各掩模步骤的对应布植循环，以在半导体层202中为第一和第二装置区域240A、240B依装置规格建立所需的垂直掺杂分布。除如图1a所述的习知制程流程之外，在本发明中，由如抗蚀材料所构成的蚀刻掩模222系在第一各向异性蚀刻制程前形成，以在第一装置区域240A中由间隔层221形成侧壁间隔件207A。
图2b概要地显示在各向异性蚀刻制程完成后的半导体装置200，在各向异性蚀刻期间，侧壁间隔件207A紧邻栅极电极203A而形成。此外，在图2b中，系去除蚀刻掩模220且部分去除第一装置区域240A中的衬里206A，以暴露半导体层202的表面部分223A。藉由任何合适的蚀刻程序完成选择性去除的衬里206A，且特别在衬里206A由二氧化硅构成的实施例中可藉由使用氟化氢(HF)的湿蚀刻制程达成，此将生成底蚀刻(under-etch)区域224A。之后，可执行合适的清洁制程以从暴露的表面部分223A去除任何材料残余物和/或去除任何在半导体层202的表面区域中的污染物，其中剩余间隔层221可靠地维持第二装置区域240B的完整。接着，进行第一外延生长制程，其中，剩余间隔层221做为第二装置区域240B的”整体的”外延生长掩模，以避免在第二装置区域240B上生长任何半导体。同样地，侧壁间隔件207A和盖层205A做为”区域的”生长掩模，并且将外延生长限制于在部分去除衬里206A期间已经形成的表面区域223A和底蚀刻区域224A。
图2c概要地显示在第一装置区域240A中具有选择性生成外延生长半导体区域208A的半导体装置200。外延生长半导体区域208A的厚度或高度系在外延生长制程期间调整，结合在第二装置区域240B中的外延生长半导体区域的进一步外延生长制程，可能结合在复数个不同尺寸外延生长半导体区域进行额外的外延生长步骤，最后造成半导体区域208A所需的最终高度。此外，在一些实施例中，在半导体区域208A的外延生长期间可引入一个或多个的掺杂物种，因此在后续藉由离子布植形成漏极和源极的布植步骤中提供制程的灵活度。在一实施例中，外延生长半导体区域208A的初始高度约为1至10奈米。
在图2c中，显示第二蚀刻掩模225实质上覆盖第一装置区域240A，以实质上避免为将第二装置区域240B中剩余间隔层221图样化而执行之后续各向异性蚀刻制程将在第一装置区域240A中的任何材料去除和/或破坏。
图2d概要第显示在各向异性蚀刻制程之后的装置200，其结果为侧壁间隔件207B邻近栅极电极203B而制成。此外，部分去除在第二装置区域240B中的衬里206B，以部分露半导体层202的表面部分223B，其中，底蚀刻部分224B根据去除制程而可能已经形成，其亦可以参照关于第一装置区域240A部分的解释。在任何对于从暴露表面部分223B和从外延生长区域208A去除材料残余物或污然物之后，执行进一步(第二)外延生长制程，其中制程参数系经过选择，若此外延生长制程为装置200的最后一制程，以在第二装置区域240B中获得所需的外延生长区域高度。在其它实施例中，当为其它装置区域(未图标)进行进一步外延生长制程时，此其它装置区域在第一外延生长步骤期间由各别的外延生长掩模覆盖且在第二外延生长步骤期间亦由外延生长掩模覆盖，则上述制程参数系经过选择以获得中间高度，此中间高度经过后续外延生长，造成第一和第二装置区域240A、240B和该其它装置区域的最后所需的高度。
图2e概要地显示在第二外延生长制程之后的装置200，第二外延生长制程系形成邻近于栅极电极203B的升高的半导体区域218B并在先前生长区域208A的顶部上形成额外的外延生长区域218A。因此，外延生长区域208A、218A的结合造成最终厚度219A，其大于在第二装置区域240B中对应的最后高度219B。例如，第二装置区域240B为P沟道晶体管，其中较厚度219A具有降低厚度的升高半导体区域218B提供重度布植硼离子进入半导体层202中的可能性，并同时维持具有增加高度219A的N沟道良好效能以及避免因穿透和渗透的硼离子造成的栅极绝缘层204B过分降解。在其它态样中，选择各别的高度219A、219B以各别调整半导体装置的漏极和源极区域的整体电容，或对应调整在金属硅化物间与半导体层202间的距离，金属硅化物区域典型地为增强尚未形成的源极和漏极区域的导电率而形成。
在第二外延生长制程之后，继续进行进一步生产制程，其方法实质上如同前述的图1c和图1d。亦即，间隔件207A、207B以及覆盖层205B可由如热磷酸去除，且执行使用所需的对应间隔件的对应循环，以获得对应漏极和源极需要的掺杂分布，并包括个别的延伸区域。之后，依据设计的要求至少在升高的半导体区域218A和218B中形成对应金属硅化物区域。
在此必须注意到，在上述的实施例中，第一和第二装置区域240A、240B系由绝缘结构220分隔。在其它实施例中，在两个不同装置区域的分隔并非一定以沟槽绝缘的方式进行，其可简单藉由任何物理边界，或可简单由依据特定标准的设计要求而定义，例如电路布局的功能或其它类似的方式。因此，分隔于第一和第二装置区域240A、240B系实质上由第一和第二蚀刻掩模222、225的制造而获得，其中因形成第一和第二蚀刻掩模222、225的微影法的校准误差，导致在图样化侧壁间隔件207A和图样化侧壁间隔件208A期间中间区域会经历各向异性蚀刻气体。在此状态中，衬里206A较佳为形成合适的厚度，以具有能力反抗两次各向异性蚀刻程序而实质上不会使任何下层材料暴露于各向异性蚀刻环境中。
在参阅图2a至图2e描述的实施例中，间隔层221在第一装置区域240A中被各向异性图样化，且被覆于第二装置区域240B中，因此间隔层221系以间隔件207A形式在第一装置区域240A做为”区域的”外延生长掩模。另一方面，未图样化的间隔层221在第二装置区域240B(图2b)中做为”整体的”外延生长掩模。在其它实施例中，在第一和第二装置区域240A、240B的间隔层221以习知的方法同时受到图样化，并且在第一和第二装置区域240A、240B形成对应的侧壁间隔件207A、207B后，在这些区域上将形成如掩模222的对应的蚀刻掩模，使接下来用于去除如衬里206A之后续制程中，对应衬里206B系维持于第二装置区域240B中。然后，衬里206B系用于后续外延生长制程中，与间隔件207B和覆盖层205B一起做为整体生长掩模，在第二装置区域240B上实质防止半导体材料的外延生长。后续制程可参阅图2d的说明。若衬里206B做为外延生长掩模，其系有益地提供衬里206A和206B具有高于习知方法的厚度，当先于第一外延生长制程前执行对应清洁制程以从暴露表面部分223A(图2b)去除任何残余材料时，实质上维持衬里206B的整体。此外，因衬里206B的如二氧化硅的衬里材料与硅的黏结特性会与由如氮化硅构成的间隔层221的黏结特性不同，所以可能需要外延生长参数的对应调适。例如，外延生长制程的温度要对应调适，以实质上避免在暴露衬里206B上的任何半导体沉积。
请参阅图3a至图3b，在此将描述进一步实施例，其中外延生长半导体区域的厚度或高度系藉由选择性氧化制程各别地降低。
在图3a中，半导体装置300包括第一装置区域340A和第二装置区域340B。第一装置区域340A包括形成于半导体层302上的栅极电极303A，半导体层302系依序形成于适当衬底301上。关于衬底301和半导体层302，在装置200的叙述中已指出应用在此的相同标准。此外，栅极绝缘层304A将栅极电极303A与半导体层302分开。于栅极电极303A的侧壁旁形成可弃式侧壁间隔件307A，且以衬里306A从中分隔。外延生长半导体区域308A以特定厚度或高度319邻近可弃式侧壁间隔件307A而形成。外延生长区域308A可具有衬里309A，衬里309A例如为氧化部分的形式。第二装置区域具有与第一装置区域除”B”之外的同样组件符号的对应电路构件。尤其，虽然在第二装置区域340B上形成的各种构件的尺寸可能与在第一装置区域340A上对应的各种构件的尺寸不同，但因为区域308A与308B藉由共同外延生长制程形成，使得外延生长区域308B的高度实质上与第一装置区域340A的相同，此对于衬里309B亦是相同的事实。此外，装置300包括具有氮化硅的掩模层321，其中掩模层321的厚度系经过选择，使的在暴露于氧化环境时得以实质上避免或至少特别减少下层材料的氧化。例如，当掩模层321由氮化硅构成时，其具有大约少于1奈米至几奈米的厚度。此外，蚀刻掩模332形成于第二装置区域340B的上。蚀刻掩模332包括抗蚀层或任何其它可抵抗对于从第一装置区域340A去除掩模层321的特定蚀刻化学药剂的合适材料。
形成装置300的典型制程流程系如图3a所示，其具有与先前参阅图2a至图2e相同描述的流程，致使选择性形成外延生长区域308A、308B。与习知的制程流程不同的是，衬里309A、309B可藉由例如氧化装置300而形成。之后，可藉由例如电浆增进化学气相沉积法(plasmaenhanced chemical vapor deposition)沉积掩模层321，接着，蚀刻掩模322可藉由广为接受的微影法形成。之后，从第一装置区域340A选择性去除掩模层321，其方法如藉由选择性等向或各向异性蚀刻制程停止于衬里309A中或上。因掩模层321系高度均匀地沉积于第一装置区域340A上，若实行实质各向异性蚀刻法去除掩模321，则可弃式间隔件307A与盖层305B系实质上无作用。在使用各向异性蚀刻制程的情况中，可弃式间隔件307A的厚度系藉由掩模层321的层厚度以蚀刻制程对应增高。因层321的厚度系经过选择而为相对较薄，可弃式间隔件307A的宽度的增加实质上不影响进一步的制程。在选择性去除掩模层321后，同时蚀刻掩模322以及其后将装置300暴露于氧化环境中，氧化环境例如在升高温度的含氧空气中以开始在外延生长区域308A中高度可控制选择性氧化制程，同时藉由留在第二装置区域340B上的剩余掩模层321以实质上避免或减缓区域308B的氧化。在其它实施例中，可施加氧化溶液于装置300，可能在第一次去除衬里309A之后，其系藉由例如以氟化氢(HF)为基底所进行的湿式化学蚀刻法。
图3b概要地显示在高度可控制选择性氧化制程后的装置300，其中具有良好控制的厚度311A的氧化部分310A已形成于外延生长区域308A上。之后，可去除氧化部分310A或降低氧化部分310A的厚度部分，例如至与第二装置区域340B的衬里309B相似的值。氧化部分的去除或氧化部分厚度的缩减可藉由以例如HF为基底的湿蚀刻制程而完成。接着，可弃式间隔件307A与盖层305A连同剩余掩模层321以及可弃式间隔件307B与盖层305B藉由例如使用热磷酸的一般蚀刻制程而去除。最后，衬里309B以及氧化部分310A的可能剩余部分可选择性去除至下层半导体材料，因而提供具有有效高度319A的外延生长区域308A以及区域308B具有高度319B在第二装置区域340B中。因用于形成氧化部分310A的选择性氧化制程具有比典型各向异性或等向蚀刻方法更优异的可控制性，使得最终获得的高度319A可做高精确度的调整，致使对应装置特性得以细微地调整。
完成半导体装置300的进一步制程可由先前参阅图2b而解释的方式进行。
因此，本发明提供一种对于形成具有外延生长半导体区域的电路构件的改善技术，其高度将藉由选择性提供整体外延生长掩模或藉由选择性减少外延生长区域的厚度以各别地调整两个或两个以上的不同装置区域。在一些实施例中，可结合两种方法，以在复数个装置区域中提供良好的灵活度以调整外延生长区域厚度。因外延生长升高的源极和漏极区域是目前认为最理想的形成极微缩晶体管装置的方法，本发明尤其有益于关键尺寸为大约90奈米或更低的装置。
熟习此工艺者鉴于此叙述可对本发明作进一步的修饰以及变更。因此，上述仅为示范的用，由此而获得益处的熟习此工艺者可以不同但是等效的方法修改或实行本发明。需了解此处所显示以及叙述的本发明的形式用以作为目前较佳的实施例。
工业可应用性本发明关于微电子结构，因而可应用于工业。
权利要求
1.一种方法，包括形成暴露第一半导体区域(240a)的一部分并保持覆盖第二半导体区域(240b)的第一外延生长掩模(222)；在该第一半导体区域(240a)的该暴露部分外延生长第一升高的半导体区域(208a)；形成暴露该第二半导体区域(240b)的一部分的第二外延生长掩模(225)；以及在该第二半导体区域(240b)的该暴露部分外延生长第二升高的半导体区域(218b)。
2.如权利要求1所述的方法，其中，形成第一外延生长掩模包括在该第一和第二半导体区域上沉积间隔层；并在覆盖该第二半导体区域上的该间隔层的同时，将该第一半导体区域上的该间隔层图样化。
3.如权利要求2所述的方法，其中形成第二外延生长掩模包括在该第一半导体区域上形成覆盖层；并将该第二半导体区域上的该间隔层图样化。
4.如权利要求2所述的方法，其中，该第一和第二半导体区域包括栅极电极结构，且图样化该第一外延生长掩模包括对该间隔层进行各向异性蚀刻。
5.如权利要求1所述的方法，进一步包括在形成该第一和第二升高的半导体区域后，去除该第一和第二外延生长掩模。
6.如权利要求5所述的方法，其中，该第一和第二半导体区域中的至少一个包括栅极电极结构，且该方法进一步包括在去除该第一和第二外延生长掩模后，邻近该栅极电极结构形成漏极和源极区域。
7.如权利要求5所述的方法，进一步包括在由去除该第一和第二外延生长掩模所暴露出的该第一和第二半导体区域的部分上形成栅极电极结构。
8.一种方法，包括在第一和第二半导体区域(340a，340b)上分别外延生长第一(308a)和第二(308b)升高的半导体区域；在该第一升高的半导体区域(308a)上形成氧化掩模(321)；选择性氧化该第二升高的半导体区域(308b)以在该第二升高的半导体区域(308b)上形成氧化部分(310b)；以及选择性去除该第二升高的半导体区域(308b)的该氧化部分(310b)。
9.一种半导体装置，包括第一栅极电极(203a)，形成于第一半导体区域(240a)上，且由第一栅极绝缘层(204a)从中分隔；第一升高的漏极和源极区域(208a)，在该第一栅极绝缘层(204a)上延伸第一高度(219a)；第二栅极电极(203b)，形成于第二半导体区域(240b)上，且由第二栅极绝缘层(204b)从中分隔；以及第二升高的漏极和源极区域(208b)，在该第二栅极绝缘层(204b)上延伸与该第一高度不同的第二高度(219b)。
10.如权利要求9所述的半导体装置，其中，该第一高度小于该第二高度，且该第一栅极电极和该第一升高的漏极和源极区域代表P沟道晶体管。
全文摘要
在极微缩半导体装置中的外延生长半导体区域的高度可在不同装置区域中实行的两个或两个以上的外延生长步骤进行各别调整，其中，在特定装置区域，外延生长掩模选择性阻止半导体区域的形成。在其它实施例中，可对两个或两个以上的不同区域使用一般外延生长制程，并接着在选择的装置区域上进行选择性氧化制程，以精确减少先前在选择区域上外延生长的半导体区域高度。
文档编号H01L21/336GK1875475SQ200480032306
公开日2006年12月6日 申请日期2004年9月17日 优先权日2003年10月31日
发明者R·范本通, S·卢宁, T·卡姆勒 申请人:先进微装置公司