专利名称：多层正温度系数热敏电阻和其设计方法
技术领域：
本发明涉及正温度系数(PTC)热敏电阻和设计该PTC热敏电阻的方法。具体而言，它涉及一种包括钛酸钡半导体陶瓷的PTC热敏电阻和设计这样一种热敏电阻的方法。
背景技术：
钛酸钡(BaTiO3)半导体陶瓷广泛用于制造PTC热敏电阻。为了进一步扩大PTC热敏电阻的应用，正在进行进一步降低该热敏电阻的电阻的尝试。除了开发具有低电阻率的BaTiO3半导体陶瓷，这些尝试中的一种是使用多层PTC热敏电阻(参考专利文献1)。
图1是与本发明有关系的PTC热敏电阻的横截面视图。图1显示了一种多层PTC热敏电阻1。
参考图1，多层PTC热敏电阻1包括元件主体4，其包括由表现出电阻的正温度特性的BaTiO3半导体陶瓷制成的堆叠陶瓷层2和各自安置在相邻陶瓷层2之间的界面上的内电极3。
在元件主体4的末端配备外电极5。交替排列在一端电连接于外电极5的内电极3和在另外一端电连接于外电极5的内电极3。
在上面所描述的多层PTC热敏电阻1中，内电极3在多数情况下包含镍。这是因为镍相对便宜并且可以给予陶瓷层2欧姆特性。
外电极5包含，例如，作为导电组分的银。
通过以下步骤制备该多层PTC热敏电阻1。
首先，制备生陶瓷片，其包含形成BaTiO3半导体陶瓷的陶瓷材料粉末并且其为陶瓷层2的材料。
通过印刷等向生陶瓷片上施用包含镍的导电膏，该导电膏为内电极3的材料。
然后堆叠具有导电膏层的生陶瓷片，为了保护将没有导电膏层的另外的生陶瓷片安置在堆叠体的顶部和底部。然后压粘生陶瓷片并且，假如有必要，切割为预定的尺寸以制备元件主体4的压坯。
在还原气氛中烘焙该元件主体4的压坯以便包含在制备内电极3的导电膏中的镍不受氧化。结果，生陶瓷片和导电膏层烧结从而形成陶瓷层2和内电极3。
向烧结的元件主体4的两端施用包含银的导电膏并且在空气中烘焙从而形成外电极5。
这烘焙步骤还作为烧结的元件主体4的再氧化步骤。这步骤给予陶瓷层2热敏电阻的特性。
这样，制得多层PTC热敏电阻1。
上面所描述的多层PTC热敏电阻1具有较低的电阻，因为通过为元件主体4采用多层结构降低了每个陶瓷层2的厚度。
然而，在实际情况中，陶瓷层2的厚度降低不是必定会导致希望获得的降低的电阻率。
参考图1详细描述这个问题。假定在平面图中元件主体4为2.0mm×1.2mm，并且观测到包括10层、每层厚度为100μm的陶瓷层2的叠层的室温电阻为2Ω。理论上，通过将每个陶瓷层2的厚度降低到十分之一，即10μm，并且将陶瓷层2的数量提高到10倍，即100层，应该观测到0.02Ω的室温电阻。然而，在实际观测中，室温电阻有时仅约0.28Ω。
当将陶瓷层2的厚度降低到18μm或以下时，实际电阻偏离计算值的倾向更加显著。在极端情况下，尽管厚度降低但没有获得电阻的降低。
专利文献1日本未审查专利申请出版物No.2002-4310
发明内容通过本发明解决问题本发明的一个目的是提供一种通过降低陶瓷层厚度可以可靠地降低电阻和获得接近由多层结构计算出的电阻的电阻的多层PTC热敏电阻。
本发明的另一个目的是提供一种设计满足上面所描述的要求的PTC热敏电阻的方法。
解决问题的方法本发明的发明人已经发现，在为制备多层PTC热敏电阻所进行的烘焙生元件主体的步骤中，包含在内电极中的镍扩散进入邻近的陶瓷层，扩散的镍充当受电子体，并且当降低陶瓷层厚度之时，内电极附近的扩散的镍的影响加大。结果，增加了陶瓷层的电阻，从而抑制了PTC热敏电阻的电阻的降低。基于该发现完成了本发明。
简言之，本发明尤其关心一种包含在构成陶瓷层的钛酸钡半导体陶瓷中的给电子体，该给电子体能够抵消作为受电子体的镍的作用。通过在特定范围内调节给电子体的数量消除抑制电阻降低的因素。
具体而言，本发明旨在一种多层正温度系数热敏电阻，其包括多层元件主体，所述多层元件主体具有多个包含表现出电阻的正温度特性的钛酸钡半导体陶瓷的堆叠陶瓷层；和多个包含镍的内电极，该内电极被安置在陶瓷层的界面上。为了克服上面所描述的技术问题，该热敏电阻具有以下特征。
即，该热敏电阻满足条件5≤X≤18和4≤X·Y≤10，其中，X为内电极之间的每个陶瓷层的厚度(μm)和Y为钛酸钡半导体陶瓷中的给电子体的含量(％)，用(给电子原子数/Ti原子数)×100表示。
本发明还旨在一种设计包括多层元件主体的多层正温度系数热敏电阻的方法，所述多层元件主体包括多个包含表现出电阻的正温度特性的钛酸钡半导体陶瓷的堆叠陶瓷层和多个包含镍的内电极，该内电极被安置在陶瓷层的界面上。
该方法特征在于它包括步骤确定每个陶瓷层的厚度X(μm)以便满足条件5≤X≤18和根据厚度X确定钛酸钡半导体陶瓷中的给电子体的含量Y(％)以便满足条件4≤X·Y≤10，其中给电子体的含量Y用(给电子原子数/Ti原子数)×100表示。
本发明的优点本发明的多层正温度系数热敏电阻或由本发明的方法制备的多层正温度系数热敏电阻通过降低陶瓷层的厚度可以可靠地获得降低了的电阻和可以表现出接近由多层结构计算出的电阻的电阻。
附图简述[图1]图1是与本发明有关的一种多层正温度系数热敏电阻1的横截面视图。
1多层PTC热敏电阻2陶瓷层3内电极4元件主体实施本发明的最佳方式现在将参考上面所提到的图1采用实施方案描述本发明。图1还显示了一种根据本发明实施方案的多层PTC热敏电阻。基本上，参考图1在先前部分介绍的关于多层PTC热敏电阻1的结构和关于其制造方法的描述同样地适用于本发明的多层PTC热敏电阻1。因此简化了为此的解释以避免重复。
参考图1，当每个陶瓷层2的厚度X(μm)满足条件5≤X≤18时，本发明是可应用的。换句话说，当每个陶瓷层2的厚度X在5μm至18μm范围内时，本发明是可应用的。
在PTC热敏电阻1中，调节在构成陶瓷层2的BaTiO3半导体陶瓷中的给电子体的含量Y(％)以满足4≤X·Y≤10，其中给电子体的含量Y为(给电子原子数/Ti原子数)×100。换句话说，当降低陶瓷层2的厚度X时提高给电子体的含量Y。
基于下所描述的实验结果确定条件4≤X·Y≤10。实验显示通过提高给电子体的含量Y以满足条件4≤X·Y≤10，可以有效地抵消作为受电子体的扩散进入陶瓷层的镍的作用。这样，甚至当将陶瓷层2的厚度X降低到18μm或以下时还可以降低电阻。
当含量Y非常的大从而不满足条件4≤X·Y≤10时，降低了陶瓷层2的热敏电阻有利特性(chrematistic)，即，电阻表现出正温度系数的特性。当含量Y非常的小从而不满足条件4≤X·Y≤10时，很少抵消作为受电子体的镍的作用并且因此难以降低电阻。
包含在BaTiO3半导体陶瓷中的给电子体的实例包括稀土元素例如La和Sm和五价的元素例如Nb和Sb。
接下来，描述为确定上面所描述的条件所进行的实验。
注意到在实验中，制备了具有由含Ni内层和含Ag外层构成的外电极的多层PTC热敏电阻。
将BaCO3，TiO2，和Sm2O3粉末用作原材料。通过改变在(Ba1-zSmz)TiO3中的Z以便获得具有表1中所显示的给电子体含量Y(％)的BaTiO3半导体陶瓷来混合原材料制备每个样品。
将去离子水添加到如上混合的每个样品的原材料粉末中。混合所得到的混合物并且用氧化锆球碾磨5小时，干燥，和在1150℃下煅烧2小时。
将所得到的煅烧粉末与一种有机粘合剂、分散剂，和水结合，并且将所得到的混合物用氧化锆球混合几个小时以得到一种淤浆。将该淤浆加工成片状以制备生陶瓷片。在这步骤中，制备各种厚度的生陶瓷片以便烧结后厚度X为如表1所示的值。
通过印刷向每个生陶瓷片上施用含镍导电膏以形成随后成为内电极的导电膏层。
堆叠该生陶瓷片以便导电膏层彼此相对，其中生陶瓷片位于它们之间。然后将没有导电膏层的生陶瓷片堆叠在该堆叠体的顶部和底部用于保护。压粘生陶瓷片并且切割成烧结后尺寸将为2.0mm×1.25mm的生元件主体。
在上面所描述的制备生元件主体的步骤中，根据在每个样品中所使用的生陶瓷片的厚度调节堆叠的生陶瓷片的数量以便表1中所显示的所有样品烧结后的厚度将变为1.2mm。
接下来，向生元件主体的两端施用含Ni导电膏并干燥。
在H2/N2＝3％的还原气氛中在1170℃下烘焙该生元件主体以烧结该生陶瓷片和导电膏层，从而得到由陶瓷层和内电极构成的烧结的元件主体。也烧结施用在生元件主体两端的导电膏，从而得到每个外电极的烧结的内层。
向烧结的元件主体的每一端的外电极的内层上施用含Ag导电膏，干燥，并在空气中700℃下烘焙以获得外电极的外层。在这同时，再氧化陶瓷层以便给予陶瓷层热敏电阻特性。
如表1所示，通过四探针法分析如上所制备的每个样品的多层PTC热敏电阻以确定室温电阻和热敏电阻特性。
表1还显示了每个样品的计算出的室温电阻和观测到的室温电阻与计算出的室温电阻的比率。根据表1中所显示的每个样品的由BaTiO3半导体陶瓷构成的足够厚(100μm)的层的电阻率和每个样品的厚度确定计算出的电阻。
表1中所显示的热敏电阻特性是根据在250℃下观测到的电阻R250与在25℃下观测到的电阻R25的比值的对数log(R250/R25)确定的比率R250/R25的数值。
表1
在表1中，在本发明范围之外的样品用星号表示。
显示出室温电阻为0.3Ω或以下，与计算电阻比率小于3.0，并且热敏电阻特性的数值为3.0或以上的样品在本发明范围内。
表1中所表明的结果显示尽管所有样品表现出的室温电阻均大于计算值，但是在本发明范围内的样品表现出的电阻接近于计算值，从而通过厚度的降低获得降低的电阻。
为了简化显示在表1中的样品的比较，设计第一组样品1至6具有相同的厚度X，即15μm，并设计第二组样品7至13具有相同的X·Y值，即6。第一组中的样品4的值与第二组中的样品9的值相同。
样品7至13都具有相同的X·Y值。样品7的厚度X为25μm，样品8为18μm，样品9为15μm，样品10为10μm，样品11为7μm，样品12为5μm，并且样品13为4μm。即，样品号大的样品的厚度降低。在这种情况下，如在样品8至13中，当将厚度降低到18μm或以下时，随着厚度X的减小，观测到的室温电阻趋向于越来越偏离计算值并且与计算出的电阻的比率趋向于增大。然而，因为满足条件4≤X·Y≤10，所以通过降低厚度同时保持观测到的电阻与计算值的比率在相对低的水平，可以适当地降低电阻。
样品1至6具有相同的厚度X但是不同的给电子体含量Y。样品1的X·Y值为2.3，样品2为3，样品3为4，样品4为6，样品5为10，和样品6为12。即，样品号大的样品的X·Y值增加。在这种情况下，如在样品3至5中，通过满足条件4≤X·Y≤10，可以在保持观测到的电阻与计算值的比率低于3.0的同时降低电阻。
注意到当厚度X超过18μm时，如在样品7中，尽管可以降低观测到的电阻与计算值的比率，但是因为室温电阻变为0.6Ω超过0.3Ω，充分的电阻降低是不可能的。另外，当厚度X小于5μm时，如在样品13中，即使当调整X·Y值在4≤X·Y≤10范围内时也不能获得满意的热敏电阻特性。
实验结果显示当每个陶瓷层的厚度X(μm)为5≤X≤18时，通过控制在构成陶瓷层的BaTiO3半导体陶瓷中的给电子体的含量Y(％)在4≤X·Y≤10范围内，可以通过降低陶瓷层的厚度可靠地降低电阻。此外，可以获得接近于由多层结构计算出的值的电阻。
上面所描述的条件也可以用于设计多层PTC热敏电阻。
即，在设计方法中，确定陶瓷层的厚度X(μm)以满足条件5≤X≤18，并且确定BaTiO3半导体陶瓷中的给电子体的含量Y(％)以满足条件4≤X·Y≤10。
工业适用性本发明有利地适用于具有由BaTiO3半导体陶瓷组成的陶瓷层的多层正温度系数热敏电阻，其中降低陶瓷层的厚度以获得较低的电阻。
权利要求
1.一种多层正温度系数热敏电阻，其包含多层元件主体，所述多层元件主体包括多个包含表现出电阻的正温度特性的钛酸钡半导体陶瓷的堆叠陶瓷层和多个含镍内电极，所述内电极被安置在所述陶瓷层的界面上，其中满足条件5≤X≤18；和4≤X·Y≤10其中X为内电极之间的每个陶瓷层的厚度(μm)，Y为钛酸钡半导体陶瓷中的给电子体的含量(％)，用(给电子原子数/Ti原子数)×100表示。
2.一种用于设计包含多层元件主体的多层正温度系数热敏电阻的方法，所述多层元件主体包括多个包含表现出电阻的正温度特性的钛酸钡半导体陶瓷的堆叠陶瓷层和多个包含镍的内电极，所述内电极被安置在陶瓷层的界面上，该方法包括步骤确定每个陶瓷层的厚度X(μm)以满足条件5≤X≤18；和根据厚度X确定钛酸钡半导体陶瓷中的给电子体的含量Y(％)以满足条件4≤X·Y≤10，其中给电子体的含量Y用(给电子原子数/Ti原子数)×100表示。
全文摘要
本发明提供一种通过降低由BaTiO
文档编号H01G4/12GK1875437SQ20048003225
公开日2006年12月6日 申请日期2004年9月13日 优先权日2003年10月30日
发明者新见秀明, 安藤阳 申请人:株式会社村田制作所