专利名称：应用大马士革工艺制造集成电路的方法
技术领域：
本发明属集成电路工艺技术领域，具体涉及利用双层光敏感材料和单层光敏材料相互组合，使用分步制造通孔和金属导线的大马士革技术工艺制造集成电路的方法。
背景技术：
伴随集成电路制造工艺的不断进步，半导体器件的体积正变得越来越小，使得金属之间的寄生电容也越来越大，对于微处理器，芯片速度的限制主要由镀层中的电阻和寄生电容产生。其结果电阻-电容时间延迟、讯号间的相互干扰及其能量损耗等问题日益突出，为了解决电阻-电容时间延迟的问题，产业的响应一直是使用符合IC工艺的低介电材料(介电常数2.0到4.0)，使多重金属内连线之间的介电层的介电常数比硅更低的，从而降低寄生电容；而在电阻方面，在过去的30年中，半导体工业界都是以铝作为连接器件的材料，但随着芯片的缩小，工业界需要更细，更薄的连接，而且铝的高电阻特性也越来越难以符合需求。而且在高密度特大规模集成电路的情况下，高电阻容易造成电子发生“跳线”，导致附近的器件产生错误的开关状态。也就是说，以铝作为导线的芯片可能产生无法与预测的运作情况，同时稳定性也较差。在如此细微的电路上，铜的传输信号速度比铝更快、而且也更加稳定。则使用低电阻的铜金属导线金属互联工艺取代原先的铝工艺，在细微的电路上，铜的传输信号速度比铝更快、而且也更加稳定。
多层连线电容的计算公式
C=2(Cl+Cv)=2kϵ0LTW(1W2+1T2)]]>(公式1)其中，(k为介电常数)由公式可见，介电常数越低，电容越小。
多层连线电阻-电容时间延迟计算公式RCdelay=2ρkϵ0L2(1W2+1T2)]]>(公式2)其中，(k为介电常数；ρ为金属电阻率)由公式可见，介电常数越低，电阻越小，多层连线电阻-电容时间延迟也越短。
传统集成电路的金属连线是以金属层的刻蚀方式来制作金属导线，然后进行介电层的填充、介电层的化学机械抛光，重复上述工序，进而成功进行多层金属叠加。但当金属导线的材料由铝转换成电阻更低的铜的时候，由于铜的干刻较为困难，因此新的镶嵌技术对铜的制程来说就极为必须。
镶嵌技术又称为大马士革工艺，字源来自以镶嵌技术闻名于世的叙利亚城市大马士革，早在2500年前在那里所铸造的刀剑，就已经使用这项技术来锻造。镶嵌技术是首先在介电层上刻蚀金属导线用的图形，然后再填充金属，再对金属进行金属机械抛光，重复上述工序，进而成功进行多层金属叠加。镶嵌技术的最主要特点是不需要进行金属层的刻蚀工艺，这对铜工艺的推广和应用极为重要。
集成电路制造技术已经跨入130nm的时代。目前的绝大多数铜布线处于180到130nm工艺阶段，约40％的逻辑电路生产线会用到铜布线工艺。到了90nm工艺阶段，则有90％的半导体生产线采用铜布线工艺。采用Cu-CMP的大马士革镶嵌工艺是目前唯一成熟和已经成功应用到IC制造中的铜图形化工艺。镶嵌结构(大马士革结构)一般常见两种单镶嵌结构以及双镶嵌结构。单镶嵌结构(单大马士革结构)(图1)以及双镶嵌结构(双大马士革结构)(图2)。单镶嵌结构如前所述，仅是把单层金属导线的制作方式由传统的(金属刻蚀+介电层填充)方式改为镶嵌方式(介电层刻蚀+金属填充)，较为单纯。而双镶嵌结构则是将通孔以及金属导线结合一起，如此只需一道金属填充步骤，可简化制程，不过镶嵌结构的制作也相应复杂，困难。制作双镶嵌结构的常用方法一般有1、全通孔优先法(Full VIA First)；2、半通孔优先法(Partial VIA First)；3、金属导线优先法(Full Trench First)；4、自对准法(Self-alignment method)等几种。但上述几种方法都各自存在着优势和不足，加以评估改进后，目前全通孔优先法(Full VIA First)在工业界应用最为广泛。全通孔优先法(Full VIA First)这种工艺没有对准问题，没有通孔失效问题且工艺窗口较大，但问题主要集中在通孔填充的步骤上，失败的通孔填充或者填充不均匀的表现必然导致后道工序的不良反应，甚至失效，并且常规的填充试剂和后续光刻工艺使用多种不同类型化学物质，工艺繁琐，而且后道刻蚀工艺复杂。随着工艺的不断前进，这些问题也越加敏感。
发明内容
本发明的目的在于提出一种非化学反应刻蚀手段的大马士革工艺制造集成电路的方法，减少实际生产中的填充缺陷发生，简化刻蚀的工艺要求，进一步提高合格率，同时缩小电阻-电容时间延迟。
本发明的应用大马士革工艺制造集成电路的方法在大马士革底层通孔介质层上先使用单层光敏感材料光刻工艺进行通孔的制造，再使用双层光敏感材料的底层抗反射吸收材料填充通孔，使用双层光敏感材料的顶层光敏感试剂覆盖大马士革底层通孔介质层及双层光敏感材料的底层抗反射吸收材料，随后多次涂布、烘烤双层光敏感材料的顶层光敏感低介电常数试剂，通过光刻、显影以及等离子体表面硬化处理，形成大马士革上层金属导线槽介质层。
上述应用大马士革工艺制造集成电路的方法的主要工艺步骤是
(1)沉积大马士革底层通孔介质层；(2)在大马士革底层通孔介质层表面涂布单层光敏感材料，进行光刻、刻蚀通孔、清洗；(3)在通孔内及大马士革底层通孔介质层表面涂布双层光敏感材料的底层抗反射吸收材料，烘烤；(4)对双层光敏感材料的底层抗反射吸收材料进行刻蚀，该刻蚀停在大马士革底层通孔介质层表面；(5)在大马士革底层通孔介质层及双层光敏感材料的底层抗反射吸收材料表面多次涂布和烘烤双层光敏感材料的顶层光敏感低介电常数试剂，使其达到需要形成的大马士革上层金属导线槽介质层的厚度，再通过光刻、显影及等离子体表面硬化处理，使其形成氧化介质薄膜，即大马士革上层金属导线槽介质层；(6)去胶剥离双层光敏感材料的底层抗反射吸收材料，清洗，完成大马士革的制造工艺流程。
该单层光敏感材料由酮类，醚类，烷烃类有机溶剂和感光交联树脂构成，分子量在85000到150000之间。该双层光敏材料的底层抗反射填充材料由酮类，醚类，烷烃类有机溶剂和抗反射吸收材料交联树脂构成，分子量在5000到50000之间；该双层光敏感材料的顶层光敏感低介电常数试剂由酮类，醚类，烷烃类有机溶剂，含氧、氟多孔疏松结构的有机基团和含硅原子团的交联树脂构成，分子量在85000到150000之间。
单层光敏感材料或双层光敏感材料的每次涂布剂量为1.5ml到5ml，涂布次数为1到3次，烘烤温度为60℃到250℃，烘烤次数为1到3次，烘烤时间为10秒到120秒；对所述双层光敏感材料的顶层光敏感低介电常数试剂的等离子体表面硬化处理每次的处理时间为50秒到500秒，气压为5托到50托，功率为100瓦到500瓦，温度为150℃到400℃，
该等离子体，其原料源可以包含惰性气体如氦、氖、氩、氪和氙中的一种或几种，也可以包含一氧化碳、二氧化碳、二氧化硫和氮气中的一种或几种。
该氧化介质层薄膜是二氧化硅薄膜。
对双层光敏感材料的底层抗反射吸收材料进行刻蚀，其原料源可以是惰性气体混合氧气，如氦混合氧气或氖混合氧气，其惰性气体与氧气的比例为0.5∶1到2∶1；刻蚀可为终点自动检测；气压为5托到50托，功率为100瓦到300瓦，温度为50℃到100℃。
该顶层光敏感低介电常数试剂的涂布次数为1到5次。
本发明的大马士革工艺制造集成电路的方法使用非化学反应刻蚀手段，减少实际生产中的填充缺陷发生，简化刻蚀的工艺要求，进一步提高合格率，并且由于使用低介电常数的多孔材料，大大降低了金属导线间和金属层之间的电容，进一步缩小了电阻-电容时间延迟。
图1是单镶嵌结构(单大马士革结构)示意图；图2是双镶嵌结构(双大马士革结构)示意图；图3A至图3G是本发明的应用大马士革工艺制造集成电路的方法流程示意图。
标号说明1大马士革介质层 2底部刻蚀阻挡层 3单层光敏感材料4双层光敏感材料的底层抗反射吸收材料5双层光敏感材料顶层光敏感低介电常数试剂6多孔疏松结构7氧化介质层薄膜
具体实施例方式
现结合附图，对本发明的具体实施方式
作进一步的详细说明首先，沉积大马士革底层通孔介质层1。
其次，如图3A所示(图3A为涂布第一层单层光敏感材料示意图)，在该大马士革底层通孔介质层表面涂布第一层单层光敏感材料3，进行光刻。该第一层单层光敏感材料由酮类，醚类，烷烃类有机溶剂和感光交联树脂构成，分子量在85000到150000之间。
其次，如图3B所示(图3B为通孔刻蚀示意图)，在该大马士革底层通孔介质层上进行通孔刻蚀、清洗。该刻蚀穿透底部刻蚀阻挡层2。
其次，如图3C所示(图3C为涂布双层光敏感材料的底层抗反射吸收材料示意图)，在该通孔内及大马士革底层通孔介质层表面涂布双层光敏感材料的底层抗反射吸收材料4，烘烤。该双层光敏感材料的底层抗反射吸收材料由酮类，醚类，烷烃类有机溶剂和抗反射吸收材料交联树脂构成，分子量在5000到50000之间。涂布剂量为1.5ml或2ml，低温烘烤温度为60℃、80℃或120℃，烘烤时间为60秒、80秒、100秒或120秒。
其次，如图3D所示(图3D为刻蚀双层光敏感材料的底层抗反射吸收材料示意图)，对该双层光敏感材料的底层抗反射吸收材料进行刻蚀，该刻蚀停在大马士革底层通孔介质层表面。实际使用的刻蚀原料源是氦混合氧气，其气体比例取1∶1、1∶1.5、1.5∶1、1∶2或2∶1，另一种方案采用氖混合氧气，其气体比例取1∶1、1∶1.5、1.5∶1、1∶2或2∶1；刻蚀为终点自动检测；气压设定为5托、10托、30托或50托；功率为100瓦、150瓦或300瓦；温度为50℃、75℃或100℃。
其次，如图3E所示(图3E为涂布双层光敏感材料的顶层光敏感低介电常数试剂示意图)，第一次双层光敏感材料的顶层光敏感低介电常数试剂5图布，涂剂量为2ml、3ml、4ml或5ml，中温烘烤温度为90℃、100℃、120℃或140℃，烘烤时间为60秒、80秒、100秒或120秒；第二次双层光敏感材料的顶层光敏感低介电常数试剂图布，涂剂量为2ml、3ml、4ml或5ml，中温烘烤温度为90℃、100℃、120℃或140℃，烘烤时间为60秒、80秒、100秒或120秒。再进行膜厚测量，并按第二次双层光敏感材料的顶层光敏感低介电常数试剂涂布方法重复进行涂布操作，直至达到要求厚度。形成多孔疏松结构6。
其次，进行曝光和显影，形成要求的大马士革上层金属导线槽介质层图象。
再次，如图3F所示(图3F为等离子体表面硬化处理示意图)，对光敏感材料的顶层光敏感低介电常数试剂进行等离子体表面硬化处理，气压设定为5托、10托、30托或50托，功率为100瓦、150瓦或300瓦，温度为80℃、95℃或110℃，使双层光敏感材料顶层光敏感低介电常数材料形成氧化介质薄膜7即二氧化硅薄膜。
最后，如图3G所示(图3G为去胶示意图)，去胶剥离双层光敏感材料的底层抗反射吸收材料，清洗，完成大马士革的制造工艺流程。
上述工艺中，在各所选择的不同参数条件下，均获得良好的结果。
权利要求
1.一种应用大马士革工艺制造集成电路的方法，其特征在于在大马士革底层通孔介质层上先使用单层光敏感材料光刻工艺进行通孔的制造，再使用双层光敏感材料的底层抗反射吸收材料填充通孔，使用双层光敏感材料的顶层光敏感试剂覆盖所述大马士革底层通孔介质层及所述双层光敏感材料的底层抗反射吸收材料，随后涂布、烘烤双层光敏感材料的顶层光敏感低介电常数试剂，通过光刻、显影以及等离子体表面硬化处理，形成大马士革上层金属导线槽介质层。
2.根据权利要求1所述的应用大马士革工艺制造集成电路的方法，其特征在于包括如下步骤(1)沉积所述大马士革底层通孔介质层；(2)在所述大马士革底层通孔介质层表面涂布单层光敏感材料，进行光刻、刻蚀通孔、清洗；(3)在所述通孔内及所述大马士革底层通孔介质层表面涂布所述双层光敏感材料的底层抗反射吸收材料，烘烤；(4)对所述双层光敏感材料的底层抗反射吸收材料进行刻蚀，所述刻蚀停在所述大马士革底层通孔介质层表面；(5)在所述大马士革底层通孔介质层及所述双层光敏感材料的底层抗反射吸收材料表面涂布和烘烤所述双层光敏感材料的顶层光敏感低介电常数试剂，使其达到需要形成的所述大马士革上层金属导线槽介质层的厚度，再通过光刻、显影及等离子体表面硬化处理，使其形成氧化介质薄膜，即所述大马士革上层金属导线槽介质层；(6)去胶剥离所述双层光敏感材料的底层抗反射吸收材料，清洗，完成大马士革的制造工艺流程。
3.根据权利要求1或2所述的应用大马士革工艺制造集成电路的方法，其特征在于所述的单层光敏感材料由酮类，醚类，烷烃类有机溶剂和感光交联树脂构成，分子量在85000到150000之间。
4.根据权利要求1或2所述的应用大马士革工艺制造集成电路的方法，其特征在于所述双层光敏材料的底层抗反射填充材料由酮类，醚类，烷烃类有机溶剂和抗反射吸收材料交联树脂构成，分子量在5000到50000之间；所述双层光敏感材料的顶层光敏感低介电常数试剂由酮类，醚类，烷烃类有机溶剂，含氧、氟多孔疏松结构的有机基团和含硅原子团的交联树脂构成，分子量在85000到150000之间。
5.根据权利要求2所述的应用大马士革工艺制造集成电路的方法，其特征在于所述单层光敏感材料或双层光敏感材料的每次涂布剂量为1.5ml到5ml，涂布次数为1到3次，烘烤温度为60℃到250℃，烘烤次数为1到3次，烘烤时间为10秒到120秒；对所述双层光敏感材料的顶层光敏感低介电常数试剂的等离子体表面硬化处理每次的处理时间为50秒到500秒，气压为5托到50托，功率为100瓦到500瓦，温度为150℃到400℃，
6.根据权利要求2所述的应用大马士革工艺制造集成电路的方法，其特征在于所述等离子体，其原料源可以包含惰性气体氦、氖、氩、氪和氙中的一种或几种。
7.根据权利要求2所述的应用大马士革工艺制造集成电路的方法，其特征在于所述等离子体，其原料源可以包含一氧化碳、二氧化碳、二氧化硫和氮气中的一种或几种。
8.根据权利要求2所述的应用大马士革工艺制造集成电路的方法，其特征在于所述氧化介质层薄膜是二氧化硅薄膜。
9.根据权利要求2所述的应用大马士革工艺制造集成电路的方法，其特征在于所述对双层光敏感材料的底层抗反射吸收材料进行刻蚀，其原料源可以是惰性气体混合氧气，如氦混合氧气或氖混合氧气，其惰性气体与氧气的比例为0.5∶1到2∶1；刻蚀可为终点自动检测；气压为5托到50托，功率为100瓦到300瓦，温度为50℃到100℃。
10.根据权利要求2所述的应用大马士革工艺制造集成电路的方法，其特征在于所述顶层光敏感低介电常数试剂的涂布次数为1到5次。
全文摘要
本发明属集成电路制备工艺技术领域，具体为一种利用双层光敏感材料和单层光敏材料相互组合，分步依次制造大马士革通孔，再使用双层光敏感材料的底层抗反射填涂材料填充通孔，并进行回刻，随后多次涂布、多重烘烤双层光敏感材料的顶部光敏感低介电常数材料，依靠光刻、显影以及等离子体表面硬化处理，即非化学反应刻蚀手段制造金属导线的大马士革技术，从而完成大马士革的制造。减少实际生产中的填充缺陷发生，简化刻蚀的工艺要求，进一步提高合格率，并且由于使用低介电常数的多孔材料，大大降低了金属导线间和金属层之间的电容，进一步缩小了电阻－电容时间延迟。
文档编号H01L21/3205GK1855418SQ20051002521
公开日2006年11月1日 申请日期2005年4月20日 优先权日2005年4月20日
发明者朱骏 申请人:上海集成电路研发中心有限公司, 上海华虹(集团)有限公司