专利名称：具有将可控硅用作保护元件的静电保护电路的半导体装置的制作方法
参照的关联申请本专利申请根据来自2004年3月25日登记的日本专利申请NO.2004-089619的优先权，参考本文中合为一体的全部内容提出。(CROSS-REFERENCE TORELATED APPLICATIONSThis application is based upon and claims thebenefit of priority from the prior Japanese Patent Application NO.2004-089619filed March 25，2004，the entire contents of which are incorporated hereinby reference.)发明领域本发明涉及具有防止浪涌等所产生的过大电流流入用的静电保护电路的半导体装置，更详细地说，是涉及具有将可控硅(SCR)用作保护元件的静电保护电路的半导体装置。
背景技术：
在IC和LSI的半导体装置中，为保护内部电路不致受到浪涌等产生的过大电流的破坏，设置了静电保护电路(也称为“ESD保护电路”)。
对于静电保护电路，已经有各种构造提出，用二极管和MOS晶体管等保护内部电路的方法被广泛采用。然而，随着半导体的高集成化及低电压化，已逐渐变得无法用二极管和MOS晶体管等对电路进行充分保护。因此，在例如日本国专利公开2003-318265及国际专利申请特表2003-526200中，提出了将可控硅用于保护元件的静电保护电路。可控硅可进行高速的开关动作，通以大电流后不易受到破坏，因此采用可控硅的静电保护电路性能好，具有保护能力强的优异特性。
使用上述可控硅的静电保护电路，由可控硅、多个二极管以及电阻等构成。可控硅的阳极连接于施加电源电压的端子(电源端子)，其阴极连接于施加接地电位的端子(接地端子)。上述多个二极管，其阴极和阳极分别被依次连接，并且连接在上述电源端子和可控硅的栅极之间。这些二极管作为可控硅的触发电路工作。另外，在上述可控硅的栅极和接地端子之间，连接与上述多个二极管一起设定可控硅的触发电压用的电阻。
上述那样的构成中，若电源端子和接地端子之间的电压因浪涌等原因产生大的波动，则使电流从电源端子通过多个二极管和电阻流向接地端子。因此，在可控硅的栅极上产生电压，根据该电压(触发电压)对可控硅的栅极供给触发电流。其结果是，可控硅被触发，使电源端子和接地端子间短路，从而避免浪涌，保护内部电路。上述触发电压由多个二极管的正向电压VF之和与电阻的电阻值决定。
可是，由于近年的半导体装置进一步高集成化和低电压化，构成内部电路的MOS晶体管被微细化，栅极氧化膜薄膜化而很容易受到破坏。为了保护这样的微小化的MOS晶体管的安全，有必要在受到浪涌电压时降低可控硅导通的触发电压，进一步降低栅极氧化膜的耐压。
MOS晶体管的栅极氧化膜厚时，施加于电源端子和接地端子之间的电压超过电源电压的最大值，而且可控硅在低于栅极氧化膜的耐压的电压范围导通。因此，可以有效地保护保护内部电路不致受到过大电流的破坏。然而，MOS晶体管的栅极氧化膜薄时，电源电压的最大值和栅极氧化膜的耐压之间的差因栅极氧化膜的耐压降低而变小。因此，可控硅导通的电压可能超过栅极氧化膜的耐压。即在静电保护电路执行保护动作之前，构成内部电路的MOS晶体管的栅极氧化膜受到破坏。
为了以使用可控硅的上述那样的静电保护电路实现低触发电压，必须减少作为触发电路起作用的二极管的级数。然而，若减少二极管的级数，则在常规动作时从电源端子通过二极管及电阻流向接地端子的漏电流增加，从而导致消耗电流增加。
发明内容
本发明的形态之一提供一种半导体装置，具备阳极连接于第1端子，阴极连接于第2端子的可控硅；形成对所述第1端子施加浪涌电压时触发所述可控硅的结构的触发电路；设置在所述可控硅的栅极和所述第2端子之间，形成在常规动作时切断从所述触发电路流向所述第2端子的电流，在施加浪涌电压时设定与触发电路一起触发所述可控硅用的触发电压的结构的浪涌检测/泄漏减少电路。
又，本发明的形态中之一提供一种半导体装置，具备阳极连接于第1端子，阴极连接于第2端子的可控硅；形成对所述第1端子施加浪涌电压时触发所述可控硅的结构的触发电路；设置在所述可控硅的栅极和所述第2端子之间，形成在常规动作时电阻值变大，施加浪涌电压时电阻值变小的结构的可变电阻电路。
又，本发明的形态之一提供一种半导体装置，具备阳极连接于第1端子，阴极连接于第2端子的可控硅；阳极连接于所述第1端子的第1二极管；阳极连接yu所述第1二极管的阴极，阴极连接于所述可控硅的栅极的第2二极管；所述可控硅的栅极上连接电流通路的一端，电流通路的另一端连接于第2端子上，栅极连接于所述可控硅的栅极的MOS晶体管。
图1说明本发明的实施方式的半导体装置，是示出静电保护电路的概略构成的电路图。
图2说明本发明的第1实施方式的半导体装置，是示出静电保护电路的具体构成例的电路图。
图3是示出图2所示的静电保护电路中的常规动作时和施加浪涌电压时的MOS晶体管的漏极与源极间的电压和漏极与源极间的电流之间的相互关系的特性图。
图4是图2所示的静电保护电路的可控硅的电压电流特性图。
图5是图2所示的静电保护电路的其他配置例。
图6是示出图2和图5所示的静电保护电路中的触发电路的其他构成例的电路图。
图7说明本发明的第2实施方式的半导体装置，是示出静电保护电路的具体构成例的电路图。
图8是示出图7所示的静电保护电路中的触发电路的其他构成例的电路图。
图9说明本发明的第3实施方式的半导体装置，是示出静电保护电路的具体构成例的电路图。
图10是示出图9所示的静电保护电路的其他配置例的电路图。
图11是示出图9和图10所示的静电保护电路中的触发电路的其他构成例的电路图。
图12说明本发明的第4实施方式的半导体装置，是示出静电保护电路的具体构成例的电路图。
图13是示出图12所示的静电保护电路的其他配置例的电路图。
图14是示出图12和图13所示的静电保护电路中的触发电路的其他构成例的电路图。
图15说明本发明的第5实施方式的半导体装置，是示出静电保护电路的具体构成例的电路图。
图16是示出图15所示的静电保护电路的其他配置例的电路图。
图17是示出图15和图16所示的静电保护电路中的触发电路的其他构成例的电路图。
图18说明本发明的第6实施方式的半导体装置，是示出静电保护电路的具体构成例的电路图。
图19是示出图18所示的静电保护电路的其他配置例的电路图。
图20是示出图18和图19所示的静电保护电路中的触发电路的其他构成例的电路图。
图21是示出本发明的第1、第3～第6实施方式的半导体装置中的静电保护电路的第1变形例的电路图。
图22是示出图21所示的静电保护电路的其他构成例的电路图。
具体实施例方式
图1说明本发明的实施方式的半导体装置，是示出静电保护电路的概略构成的电路图。该电路的构成包括可控硅21、触发电路22以及浪涌检测/泄漏减少电路23等。可控硅21的阳极(构成可控硅21的PNP型双极晶体管21a的发射极)连接于第1端子24，阴极(构成可控硅21的NPN型双极晶体管21b的发射极)连接于第2端子25。将上述触发电路22设置在上述可控硅21的阳极和栅极(PNP型双极晶体管21a的集电极和NPN型双极晶体管21b的基极之间的连接点)之间。该触发电路22检测施加于第1端子24的浪涌(ESD浪涌)电压，生成触发可控硅21用的触发电流。另外，将上述浪涌检测/泄漏减少电路23设置在上述可控硅21的栅极和第2端子25之间。该浪涌检测/泄漏减少电路23检测浪涌电压，设定在施加浪涌电压时与上述触发电路22一起触发上述可控硅21用的触发电压，切断或减少常规动作时从上述触发电路22流向第2端子25的漏电流。换而言之，使该电路23形成在常规动作时电阻值变大，在保护动作时电阻值变小的结构。
采用这样的结构，以二极管形成触发电路，即使是为了实现低触发电压而减少二极管的级数，也能够利用上述浪涌检测/泄漏减少电路23，在常规动作时切断或减少从上述触发电路22流往第2端子25的漏电流。
具体地说，在例如设计标准为0.13μm，电源电压为1.5V，构成内部电路的MOS晶体管的栅极氧化膜的厚度为3nm的LS1中，可以将触发电路需要3级二极管的减少到2级。
在已有的静电保护电路中，假设以上述条件获得3.5V左右的触发电压，可控硅的栅极和端子25之间设置的电阻的电阻值为1KΩ，则如果由2级二极管构成触发电路，就有10-5安培的漏电流通过(高温时)。与此相反，在图1所示的电路中，按相同条件形成的电路只有10-7安培的漏电流通过(高温时)。
因此，可以降低常规动作时的漏电流，减少消耗电流，而不损害使用可控硅的静电保护电路中的高性能且具有高保护能力的优点。
下面利用第1～第6实施方式和第1～第4变形例更详细地说明用于实现上述那样的保护动作的具体的构成的例子及其动作。
第1实施方式图2说明本发明的第1实施方式的半导体装置，是示出静电保护电路的具体构成例的电路图。图2所示的电路由n个二极管26-1～26-n形成触发电路22，由N道型MOS晶体管27构成浪涌检测/泄漏减少电路23。另外，将该静电保护电路设置在电源端子之间，对第1端子24施加电源电压VDD，对第2端子25施加电源电压(接地电压)VSS，以该情况为例示出。
即可控硅21的阳极连接于电源端子24，阴极连接于电源端子25。作为触发电路工作的二极管26-1～26-n，其阴极和阳极分别被依次连接，二极管26-1的阳极连接于端子24，二极管26-n的阴极连接于可控硅21的栅极。此外，MOS晶体管27的漏极和栅极连接于上述可控硅21的栅极，源极和后栅极(rear gate)连接于电源端子25。该MOS晶体管27替代已有的静电保护电路中的连接在可控硅的栅极和接地端子之间的电阻(固定电阻)，作为常规动作时和施加ESD时电阻值有变化的可变电阻(或者可变电阻电路)进行工作。
上述那样的构成中，如图3所示，常规动作时，MOS晶体管27的漏极-源极间的电压Vds小，因此该MOS晶体管27处于截至状态，漏极-源极之间的几乎不通过电流Ids。因此，可以减少常规动作时的漏电流。与此相比，在施加浪涌电压时，从电源端子24通过二极管26-1～26-n对可控硅21的栅极供给触发电流。这时，MOS晶体管27的栅极电位上升(漏极-源极之间的电压Vds也上升)，该MOS晶体管27的处于导通状态，漏极-源极之间有大电流Ids通过。上述可控硅21的触发电压由二极管26-1～26-n的正向电压VF之和与MOS晶体管27的导通电阻设定，一旦可控硅21被触发，电源端子24、25之间就发生短路，电源端子24上施加的浪涌电压被导入电源端子(接地电位)25，从而使内部电路受到保护。
图4是图2所示的静电保护电路中的可控硅的电压电流特性图。若替代已有的静电保护电路中的电阻使用MOS晶体管27，则施加浪涌电压时的触发电流通路(path)的阻抗降低，因此可控硅21的保持(hold)电流Ih上升。作为保护元件的可控硅21在常规动作时不要动作，因此，通常设定为Ih＞ILU(闩锁(latch up)规定电流)。这里，ILU为闩锁(latch up)规定电流。闩锁规定电流是指在将电源电压提供给静电保护电路的状态下，使电流注入静电保护电路时，至少在ILU以内，在静电保护电路内部不产生闩锁(latch up)现象(即电源线和接地线被静电保护电路的寄生电容所短路的现象)。
图2所示的电路构成中，通过调整MOS晶体管27的导通电阻，可以调整触发电流的电流量。因此，可以调谐静电保护电路，从而能够最恰当地保护使用该静电保护电路的IC和LSI。根据图4的虚线所示的特性，若使例如触发电流增大，则可控硅21导通的电流It1与保持电流Ih一起上升，如实线所示(但是，可控硅21的导通电压Vt1与保持电压Vh都几乎没有变化)。因此，常规动作时的可控硅21的误动作发生时、即因噪音等，电源和信号发生瞬间变化时，可以提高对闩锁(latch up)等误动作的安全系数。
因此，如果采用这样的构成，即使减少作为触发电路起作用的二极管26-1～26-n的级数，降低触发电压，也可以在常规动作时使MOS晶体管27处于截至状态，从而切断触发电流的路径，而且，通过设定Ih＞ILU(闩锁规定电流)，可以确保防止常规动作时的误动作的安全系数。当然，在施加浪涌电压时，MOS晶体管27处于导通状态，与已有的静电保护电路中的电阻(固定电阻)一样工作，因此保护能力不会降低。
再者，在上述第1实施方式中，已经举例说明了第1、第2电源端子24、25为电源端子的情况，但即使如图5所示，设置在I/O端子28和电源端子25之间也可以进行同样的保护动作。
又，图2和图5中已经举例说明了由二极管26-1～26-n构成触发电路22的情况，但即使如图6所示由共同连接漏极和栅极的(二极管连接的)多个N道型MOS晶体管35-1～35-n(二极管链)构成，也可以得到同样的作用效果。
当然也可以替代N道型MOS晶体管35-1～35-n，采用二极管连接的P道型MOS晶体管。
进而，根据IC和LSI的电源电压、栅极氧化膜等条件，也可以由1个二极管和1个MOS晶体管构成触发电路22。
第2实施方式图7说明本发明第2实施方式的半导体装置，这是示出静电保护电路的具体构成例的电路图。该图7所示的静电保护电路中，将图2所示的电路中的可控硅21连接在I/O端子28和电源端子25之间，同时由P道型MOS晶体管29构成浪涌检测/泄漏减少电路23。即可控硅21的阳极连接于I/O端子28，其阴极连接于电源端子25。作为触发电路工作的二极管26-1～26-n，其阴极和阳极分别被依次连接，二极管26-1的阳极连接于I/O端子28，二极管26-n的阴极连接可控硅21的栅极。又，MOS晶体管29的源极连接于上述可控硅21的栅极，漏极连接于电源端子25，栅极和后栅极(rear gate)连接电源端子24。
上述构成中，常规动作时将电源电压VDD施加在MOS晶体管29的栅极上，因此该MOS晶体管29处于截至状态。与此对应，若对I/O端子28上施加浪涌电压，就从I/O端子28通过二极管26-1～26-n向可控硅21的栅极供给触发电流。而且，若可控硅21的栅极因电源电压VDD导致MOS晶体管29的閾值电压部分增大，则该MOS晶体管29处于导通状态。上述可控硅21的触发电压由二极管26-1～26-n的正向电压VF之和与MOS晶体管29的导通电阻设定。若对可控硅21供给触发电流进行触发，则施加在I/O端子28上的浪涌电压被导入电源端子(接地电位)25，从而保护内部电路。
因此，如果采用该构成，即使减少作为触发电路工作的二极管26-1～26-n的级数以降低触发电压，常规动作时MOS晶体管29也处于截至状态，从而能够切断漏电流的路径。当然，在施加浪涌电压时，MOS晶体管27处于导通状态，与已有的静电保护电路中的电阻一样工作，因此保护能力不会降低。
再者，图7中虽然已经举例说明了由二极管26-1～26-n构成触发电路22的情况，但即使如图8所示由共同连接漏极和栅极的(二极管连接的)多个N道型MOS晶体管35-1～35-n构成也可以得到同样的作用效果。
当然也可以替代N道型MOS晶体管35-1～35-n，采用二极管连接的P道型MOS晶体管。
进而，根据IC和LSI的电源电压、栅极氧化膜厚度等条件，也可以由1个二极管和1个MOS晶体管构成触发电路22。
第3实施方式图9说明依照本发明的第3实施方式的半导体装置，这是示出静电保护电路的具体构成例的电路图。图9所示的电路中，由N道型MOS晶体管27、电容器30以及电阻31构成浪涌检测/泄漏减少电路23。即可控硅21的阳极连接于电源端子24，其阴极连接于电源端子25。作为触发电路工作的二极管26-1～26-n，其阴极和阳极分别被依次连接，二极管26-1的阳极连接于电源端子24，二极管26-n的阴极连接于可控硅21的栅极。又，MOS晶体管27的漏极连接于上述可控硅21的栅极，其源极和后栅极(rear gate)连接于电源端子25。上述电容器30的一个电极连接于电源端子24，另一个电极连接于上述MOS晶体管27的栅极。上述电阻31的一端连接于MOS晶体管27的栅极，另一端连接于电源端子25。
上述构成中，常规动作时MOS晶体管27处于截至状态，漏电流几乎不通过。与此对应，若施加浪涌电压，则使触发电流由电源端子24通过二极管26-1～26-n端子提供给可控硅21的栅极。接着，MOS晶体管27的栅极电位因电容器30产生的位移电流而上升，该MOS晶体管27处于导通状态。因此触发可控硅21，将施加在电源端子24上的浪涌电压导入电源端子(接地电位)25，从而保护内部电路。
因此，如果采用该构成，即使减少作为触发电路工作的二极管26-1～26-n的级数以降低触发电压，常规动作时MOS晶体管27也处于截至状态，从而可以切断漏电流的路径。另外，在施加浪涌电压时，MOS晶体管27处于导通状态，与已有的静电保护电路中的电阻一样工作，因此保护能力不会降低。
再者，上述第3实施方式中，虽然已经举例说明将静电保护电路设置在电源端子24、25之间的情况，但即使如图10所示设置在I/O端子28和电源端子25之间也可以进行同样的保护动作。
但是，在这种情况下，由电容器20和电阻31组成的时间常数电路连接于I/O端子28，在常规动作时数据的输入输出将延迟。在切断漏电流的意义上有大的效果，因此根据所需要的保护特性，最好是分别使用上述第1、第2实施方式的电路。
图9和图10中虽然已经举例说明了由二极管26-1～26-n构成触发电路22的情况，但即使如图11所示由共同连接漏极和栅极的(二极管连接的)多个N道型MOS晶体管35-1～35-n构成也可以得到同样的作用效果。
当然也可以替代N道型MOS晶体管35-1～35-n，采用二极管连接的P道型MOS晶体管。
进而，根据IC和LSI的电源电压、栅极氧化膜等条件，也可以由1个二极管和1个MOS晶体管构成触发电路22。
第4实施方式图12说明本发明的第4实施方式的半导体装置，这是表示静电保护电路的具体构成例的电路图。图12所示的电路中，由P道型MOS晶体管29、电容器30以及电阻31构成浪涌检测/泄漏减少电路23。即可控硅21的阳极连接于电源端子24，其阴极连接于电源端子25。作为触发电路工作的二极管26-1～26-n，其阴极和阳极分别被依次连接，二极管26-1的阳极连接于电源端子24，二极管26-n的阴极连接于可控硅21的栅极。又，MOS晶体管29的源极连接于上述可控硅21的栅极，其漏极连接于电源端子25。上述电阻31的一端连接于电源端子24，另一端连接于上述MOS晶体管29的栅极。上述电容器30的一个电极连接于上述MOS晶体管29的栅极，另一个电极连接电源端子25。上述构成中，常规动作时MOS晶体管29处于截至状态，漏电流几乎不通过。与此对应，若施加浪涌电压，则使触发电流由电源端子24通过二极管26-1～26-n端子供给可控硅21的栅极。接着，MOS晶体管29的源极电位上升，高于栅极电位，该MOS晶体管29处于导通状态。因此，可控硅21被触发，将施加在电源端子24上的浪涌电压导入电源端子(接地电位)25，从而保护内部电路。
因此，如果采用该构成，即使减少作为触发电路工作的二极管26-1～26-n的级数以降低触发电压，常规动作时MOS晶体管29也处于截至状态，可切断漏电流的路径。另外，在施加浪涌电压时，MOS晶体管29处于导通状态，与已有的静电保护电路中的电阻一样工作，因此保护能力不会降低。
再者，上述第4实施方式中虽然已经举例说明将静电保护电路设置在电源端子24、25之间的情况，但即使如图13所示设置在I/O端子28和电源端子25之间也可以进行同样的保护动作。这时，和第3实施方式相同，由电容器30和电阻31组成的时间常数电路连接于I/O端子28，在常规动作时数据的输入输出将延迟，因此最好是根据所需要的保护特性，分别使用电路。
图12和图13中虽然已经举例说明了由二极管26-1～26-n构成触发电路22的情况，但即使如图14所示，由共同连接漏极和栅极的(二极管连接的)多个N道型MOS晶体管35-1～35-n构成也可以得到同样的作用效果。
当然也可以替代N道型MOS晶体管35-1～35-n，采用二极管连接的P道型MOS晶体管。
进而，也可以根据IC和LSI的电源电压、栅极氧化膜等条件，由1个二极管和1个MOS晶体管构成触发电路22。
第5实施方式图15说明本发明的第5实施方式的半导体装置，这是示出静电保护电路的具体构成例的电路图。图15所示的电路中，由PNP型双极晶体管32、电容器30以及电阻31构成浪涌检测/泄漏减少电路23。即可控硅21的阳极连接电源端子24，其阴极连接电源端子25。作为触发电路工作的二极管26-1～26-n，其阴极和阳极分别被依次连接，二极管26-1的阳极连接电源端子24，二极管26-n的阴极连接可控硅21的栅极。又，双极晶体管32的发射极连接上述可控硅21的栅极，其集电极连接电源端子25。上述电阻31的一端连接电源端子24，另一端连接双极晶体管32的基极。上述电容器30的一个电极连接上述双极晶体管32的基极，另一个电极连接电源端子25。
上述构成中，常规动作时双极晶体管32处于截至状态，漏电流几乎不通过。与此相对，若施加浪涌电压，则使触发电流由电源端子24通过二极管26-1～26-n提供给可控硅21的栅极。接着，若双极晶体管32的发射极电位比基极电位高VBE高，则该双极晶体管32处于导通状态。因此，可控硅21被触发，将施加在电源端子24上的浪涌电压导入电源端子(接地电位)25，从而保护内部电路。
因此，如果采用该构成，即使减少作为触发电路工作的二极管26-1～26-n的级数，降低触发电压，常规动作时双极晶体管32也处于截至状态，从而能够切断漏电流的路径。另外，在施加浪涌电压时，双极晶体管32处于导通状态，与已有的静电保护电路中的电阻一样工作，因此保护能力不会降低。
再者，上述第5实施方式中，虽然已经举例说明将静电保护电路设置在电源端子24、25之间的情况，但即使如图16所示，设置在I/O端子28和电源端子25之间也可以进行同样的保护动作。这时，和第3、4实施方式相同，由电容器30和电阻31组成的时间常数电路连接于I/O端子，在常规动作时数据的输入输出将延迟，因此最好是根据所需要的保护特性分别使用电路。
图15和图16中虽然已经举例说明了由二极管26-1～26-n构成触发电路22的情况，但即使如图17所示，由共同连接漏极和栅极的(二极管连接的)多个N道型MOS晶体管35-1～35-n构成也可以得到同样的作用效果。
当然也可以替代N道型MOS晶体管35-1～35-n，采用二极管连接的P道型MOS晶体管。
进而，也可以根据IC和LSI的电源电压、栅极氧化膜等条件，由1个二极管和1个MOS晶体管构成触发电路22。
第6实施方式图18说明本发明的第6实施方式的半导体装置，是示出静电保护电路的具体构成例的电路图。图18所示的电路中，由NPN型双极晶体管33、电容器30以及电阻31构成浪涌检测/泄漏减少电路23。即可控硅21的阳极连接电源端子24，其阴极连接电源端子25。作为触发电路工作的二极管26-1～26-n，其阴极和阳极分别被依次连接，二极管26-1的阳极连接电源端子24，二极管26-n的阴极连接可控硅21的栅极。又，双极晶体管32的集电极连接上述可控硅21的栅极，其发射极连接电源端子25。上述电容器30的一个电极连接上述电源端子24，另一个电极连接双极晶体管33的基极。上述电阻31的一端连接上述双极晶体管33的基极，另一端极连接电源端子25。
上述构成中，常规动作时双极晶体管33处于截至状态，漏电流几乎不通过。与此相对，若施加浪涌电压，则使触发电流由电源端子24通过二极管26-1～26-n供给可控硅21的栅极。接着，利用电容器30所产生的位移电流将基极电流提供给双极晶体管33，从而使双极晶体管32处于导通状态。因此，可控硅21被触发，将施加在电源端子24上的浪涌电压导入电源端子(接地电位)25，从而保护内部电路。
因此，如果采用该构成，即使减少作为触发电路工作的二极管26-1～26-n的级数，降低触发电压，常规动作时双极晶体管33也处于截至状态，从而可以切断漏电流的路径。另外，在施加浪涌电压时，双极晶体管33处于导通状态，与已有的静电保护电路中的电阻一样工作，因此保护能力不会降低。
再者，上述第6实施方式中，虽然已经举例说明将静电保护电路设置在电源端子24、25之间的情况，但即使如图19所示，设置在I/O端子28和电源端子25之间，也可以进行同样的保护动作。这时，和第3～第5实施方式相同，由电容器30和电阻31组成的时间常数电路连接于I/O端子28，在常规动作时数据的输入输出将延迟，因此最好是根据所需要的保护特性分别使用电路。
图18和图19中虽然已经举例说明了由二极管26-1～26-n构成触发电路22的情况，但即使如图20所示，由共同连接漏极和栅极的(二极管连接的)多个N道型MOS晶体管35-1～35-n构成也可以得到同样的作用效果。
当然也可以替代N道型MOS晶体管35-1～35-n，采用二极管连接的P道型MOS晶体管。
进而，也可以根据IC和LSI的电源电压、栅极氧化膜等条件，由1个二极管和1个MOS晶体管构成触发电路22。
第1变形例上述第1、第3～第6实施方式中已经举例说明了将可控硅21的阳极连接到电源端子24的情况，但即使如图21所示，将二极管34设置在可控硅21的阳极和电源端子24之间也可以。通过设置二极管34，可以根据使用的电源系统调整可控硅21的快速返回(snapping-back)特性。
又，也可以与将可控硅21的阳极连接到I/O端子28的构成情况一样，将二极管34设置在可控硅21的阳极和I/O端子28之间，像例如第2实施方式和第1、第3～第6实施方式中的变形那样。
还 ，在图21中虽然设置1个二极管34，但是也可以根据快速返回特性的调整量设置多级二极管。
又如图22所示，即使设置共同连接漏极和栅极的(二极管连接的)N道型MOS晶体管36也可以得到同样的作用效果。当然也可以替代N道型MOS晶体管36，采用二极管连接的P道型MOS晶体管。
进而，也可以根据快速返回的调整量设置多级上述N道型MOS晶体管或者P道型MOS晶体管。
第2变形例上述第1～第6实施方式中，将触发电路中的二极管26-1的阳极连接到电源端子24(可控硅21的阳极)，但如果能够在施加浪涌电压时生成触发电流并且提供给可控硅21的栅极，也可以将其连接到其他端子或电路。
第3变形例上述第1～第6实施方式中已经说明了由二极管26-1～26-n或者二极管连接的MOS晶体管35-1～35-n构成的触发电路的情况，但如果是仅在施加浪涌电压时生成触发电压的电路、或者是施加浪涌电压时能够提供可控硅21导通所需要的充足的电流的电路，也可以适用于其他构成的触发电路。
第4变形例上述第3～第6实施方式中已经说明了由电容器30和电阻31构成浪涌检测/泄漏减少电路23中的对浪涌进行检测的电路部的情况，但如果能够在浪涌进入时使开关元件(MOS晶体管27、29和双极晶体管32、33)导通，在常规动作时使其断开，则也可以用其他构成的电路。作为该浪涌检测/泄漏减少电路23，也可以使用常规动作时电阻值足够高而在被施加浪涌电压时电阻值低的可变电阻或者可变电阻电路。
如上所述，根据本发明的实施方式之一，能够得到具备可以降低常规动作时的漏电流的静电保护电路的半导体装置。
本发明附加的优点和更正对于本行业人员来说已非常清楚，因此，本发明其广泛的实施方式不受此文中展现的具体实施例和代表例的限制。因此，可以进行不同的变更而无需脱离本发明的精神或一般发明范围的构想诸如附属的权利要求及其他同等要求的定义。
权利要求
1.一种半导体装置，其特征在于，包含阳极连接于第1端子，阴极连接于第2端子的可控硅；形成在对所述第1端子施加浪涌电压时触发所述可控硅的结构的触发电路；以及设置在所述可控硅的栅极和所述第2端子之间，形成在常规动作时切断从所述触发电路流向所述第2端子的电流，在施加浪涌电压时设定与所述触发电路一起触发所述可控硅用的触发电压的结构的浪涌检测/泄漏减少电路。
2.如权利要求1所述的半导体装置，其特征在于，所述触发电路包含串联连接于所述第1端子和所述可控硅的栅极之间的多个二极管。
3.如权利要求1所述的半导体装置，其特征在于，所述触发电路具有连接栅极和漏极的多个MOS晶体管，所述多个MOS晶体管的电流通路串联连接于所述第1端子和所述可控硅的栅极之间。
4.如权利要求1所述的半导体装置，其特征在于，所述浪涌检测/泄漏减少电路包含电流通路的一端连接于所述可控硅的栅极，其另一端连接于所述第2端子，栅极连接于所述可控硅的栅极的第1导电型MOS晶体管。
5.如权利要求1所述的半导体装置，其特征在于，所述浪涌检测/泄漏减少电路包含电流通路的一端连接于所述可控硅的栅极，其另一端连接于所述第2端子，栅极连接于第3端子的第2导电型MOS晶体管。
6.如权利要求1所述的半导体装置，其特征在于，所述浪涌检测/泄漏减少电路包含发射极连接于所述可控硅的栅极，集电极连接于所述第2端子的第1极性的双极晶体管；连接在所述双极晶体管的基极和所述第1端子之间的电阻；以及连接在所述双极晶体管的基极和所述第2端子之间的电容器。
7.如权利要求1所述的半导体装置，其特征在于，所述浪涌检测/泄漏减少电路包含集电极连接于所述可控硅的栅极，发射极连接于所述第2端子的第2极性的双极晶体管、连接在所述双极晶体管的基极和所述第1端子之间的电容器、以及连接在所述双极晶体管的基极和所述第2端子之间的电阻。
8.如权利要求1所述的半导体装置，其特征在于，所述浪涌检测/泄漏减少电路包含连接在所述可控硅的栅极和所述第2端子之间的开关元件、以及根据所述第1端子和所述第2端子之间的电压对所述开关元件实施导通/截止控制的时间常数电路。
9.如权利要求8所述的半导体装置，其特征在于，所述开关元件是晶体管，所述时间常数电路具备串联连接于所述第1端子和所述第2端子之间的电容器和电阻，以所述电容器和所述电阻的连接点的电位控制所述晶体管的导通/截止。
10.一种半导体装置，其特征在于，包含阳极连接于第1端子，阴极连接于第2端子的可控硅；形成在对所述第1端子施加浪涌电压时触发所述可控硅的结构的触发电路；以及设置在所述可控硅的栅极和所述第2端子之间，形成在常规动作时电阻值变大，施加浪涌电压时电阻值变小的结构的可变电阻电路。
11.如权利要求10所述的半导体装置，其特征在于，所述触发电路包含串联连接于所述第1端子和所述可控硅的栅极之间的多个二极管。
12.如权利要求10所述的半导体装置，其特征在于，所述触发电路具有连接栅极和漏极的多个MOS晶体管；所述多个MOS晶体管的电流通路串联连接于所述第1端子和所述可控硅的栅极之间。
13.如权利要求10所述的半导体装置，其特征在于，所述可变电阻电路包含电流通路的一端连接于所述可控硅的栅极，另一端连接所述第2端子，栅极连接于所述可控硅的栅极的第1导电型MOS晶体管。
14.如权利要求10所述的半导体装置，其特征在于，所述可变电阻电路包含电流通路的一端连接于所述可控硅的栅极，另一端连接于所述第2端子，栅极连接于第3端子的第2导电型MOS晶体管。
15.如权利要求10所述的半导体装置，其特征在于，所述可变电阻电路包含发射极连接于所述可控硅的栅极，集电极连接于所述第2端子的第1极性的双极晶体管；连接在所述双极晶体管的基极和所述第1端子之间的电阻；以及连接在所述双极晶体管的基极和所述第2端子之间的电容器。
16.如权利要求10所述的半导体装置，其特征在于，所述可变电阻电路包含集电极连接于所述可控硅的栅极，发射极连接于所述第2端子的第2极性的双极晶体管；连接在所述双极晶体管的基极和所述第1端子之间的电容器；以及连接在双极晶体管的基极和所述第2端子之间的电阻。
17.如权利要求10所述的半导体装置，其特征在于，所述可变电阻电路包含连接于所述可控硅的栅极和所述第2端子之间的开关元件；以及根据所述第1端子和所述第2端子之间的电压对所述开关元件实施导通/截止控制的时间常数电路。
18.如权利要求17所述的半导体装置，其特征在于，所述开关元件是晶体管，所述时间常数电路具备串联连接于所述第1端子和所述第2端子之间的电容器和电阻，以所述电容器和所述电阻的连接点的电位控制所述晶体管的导通/截止。
19.一种半导体装置，其特征在于，包含阳极连接于第1端子，阴极连接于第2端子的可控硅；设置在所述第1端子和所述可控硅的栅极之间的至少1个二极管；以及电流通路的一端连接于所述可控硅的栅极，电流通路的另一端连接于第2端子，栅极连接于所述可控硅的栅极的MOS晶体管。
20.如权利要求19所述的半导体装置，其特征在于，所述第1端子、第2端子是电源端子，所述MOS晶体管的后栅极(rear gate)连接于所述第2端子。
全文摘要
本发明涉及具备将可控硅用作保护元件的静电保护电路的半导体装置。该半导体装置具备可控硅、触发电路以及浪涌检测/泄漏减少电路。上述可控硅的阳极连接于第1端子，阴极连接于第2端子。使上述触发电路形成对上述第1端子施加浪涌电压时触发上述可控硅的结构。使浪涌检测/泄漏减少电路形成设置在可控硅的栅极和上述第2端子之间，在常规动作时切断从上述触发电路流向上述第2端子的电流，在施加浪涌电压时设定与上述触发电路一起触发所述可控硅用的触发电压的结构。
文档编号H01L21/822GK1674275SQ20051006015
公开日2005年9月28日 申请日期2005年3月25日 优先权日2004年3月25日
发明者佐藤項一 申请人:株式会社东芝