专利名称：形成记忆胞及周边电路的方法
技术领域：
本发明是有关于一种形成半导体元件的方法，且特别是有关于一种形成记忆胞与同时形成记忆胞及周边电路的方法。
背景技术：
记忆体元件是半导体中的重要元件之一，其是用来储存电子资料。一般来说，不需要藉由周边电源供应即可储存电子资料的记忆体元件是称为非挥发性记忆体(Non-Volatile Memory)元件。
目前常见的非挥发性记忆体包括可抹除可程式化的唯读记忆体(Erasable Programmable ROMs，EPROMs)、可电除可程式化的唯读记忆体(Electrically Erasable Programmable ROMs，EEPROMs)以及快闪(Flash)记忆体。这些记忆体皆可藉由通道热电子(Channel Hot Electron，CHE)注入或Fowler-Nordheim(F-N)穿隧的场发射机制(Field Emissionmechanism)来进行操作。
以快闪记忆元件为例，其是包括位于半导体基底上的堆叠式栅极结构，此堆叠式栅极结构是由一层穿隧氧化层、位于穿隧氧化层上的多晶硅的浮置栅极、浮置栅极上的多晶硅的控制栅极，以及位于浮置栅极与控制栅极间的多晶硅间介电层(Interpoly Dielectric)。
在最近的非挥发性记忆体的发展中，已出现一种具有定域化捕捉电荷的元件(Localized Trapped Charge Device)，此元件是称为氮化物唯读记忆体。由于氮化物唯读记忆体元件具有很多的优点，因此其性能已超越以浮置栅极为主且将电荷储存于具有导电性的浮置栅极中的记忆体元件。
图1A-1C绘示习知形成氮化物唯读记忆体的记忆胞的制造流程剖面图，而图1D则是图1C的局部放大图，用来说明习知氮化物唯读记忆体的缺点。
请参阅图1A，首先提供一基底100，然后于基底100上形成氧化硅/氮化硅/氧化硅层(oxide/nitride/oxide layer，简称ONO层)110，其是由厚度差不多的顶氧化层112、氮化层114与底氧化层116所构成。
接着，请参阅图1B，去除部分ONO层110，以在基底100定义出通道区120，之后，在通道区120间的基底100内植入杂质130。
然后，请参阅图1C，在通道区120间用热氧化制程形成埋入式汲极氧化层(Buried Drain Oxide，简称BDOX)140，使杂质130被趋入基底100而形成埋入式位元线150。最后，在基底100及ONO层110上形成与埋入式位元线150垂直的字元线160，即形成习知氮化物唯读记忆体的记忆胞。
然而，上述制程会造成以下缺点，请参阅图1D，其是图1C的D部分的放大图。
1、由于ONO层110中的氮化硅层与氧化硅层的厚度比会影响埋入式汲极氧化层140的鸟嘴(Bird’s Beak)142长度，且其影响的情况通常是随着氮化硅层与氧化硅层的厚度比愈大，鸟嘴142长度会愈短。然而，在形成埋入式汲极氧化层140时，因为ONO层100的氧化层112、116与氮化层114的厚度差异不大，而使两者的厚度比约等于1，所以导致埋入式汲极氧化层140的鸟嘴142长度无法缩小，而对元件小型化发展造成阻碍。
2、在形成埋入式汲极氧化层140时，埋入式汲极氧化层140会大幅向上隆起，因而使ONO层110的底氧化层112因应力而损伤。
3、在通道区120间的基底100内植入杂质130(如图1B所示)后，若欲进行袋状植入，则需利用倾斜离子植入制程将其它杂质植入基底100中，如此将会对已形成的ONO层110的氮化硅层114造成损伤。
4、在形成埋入式汲极氧化层140后，因ONO层110向上翘起，所以ONO层110的氮化层114可能会露出而与形成的字元线160接触进而导通，使整体元件的可靠度大为降低。
发明内容
本发明的目的就是在提供一种形成记忆胞的方法，可改善传统如埋入式位元线氧化层的记忆胞间隔离层的鸟嘴长度，以符合元件朝小型化发展的趋势。
本发明的再一目的是提供一种形成记忆胞及周边电路的方法，可配合周边电路区的制程，制作出较习知可靠度更高的记忆胞。
本发明提出一种形成记忆胞的方法，此方法是提供一基底，在基底上形成一衬垫层，在衬垫层上形成一罩幕层，以便在基底定义多个通道区，再在这些通道区间的基底中植入多个杂质，然后在这些通道区间的基底上形成多个记忆胞间隔离层，使杂质被往下趋入基底内，形成多条埋入式扩散区域。之后，去除罩幕层及衬垫层，再在基底上形成一储电材料层，以及在储电材料层上形成多条字元线。
本发明再提出一种形成记忆胞及周边电路的方法，包括提供一基底，此基底具有一周边电路区及一记忆胞区，在基底上形成一衬垫层，在衬垫层上形成一罩幕层，以便在记忆胞区定义多个主动区域。之后，在主动区域间的基底上形成多个场氧化层，然后，在基底上定义多个通道区，再在通道区间的基底内植入杂质。然后，在通道区间的基底上形成多个记忆胞间隔离层，使杂质被往下趋入基底内，形成多条埋入式扩散区域，之后，去除罩幕层及衬垫层，再在记忆胞区的基底上形成一储电材料层，以及在基底及储电材料层上形成多条字元线。
依照本发明的较佳实施例所述形成记忆胞或形成记忆胞及周边电路的方法，上述的衬垫层的厚度范围例如为100-250埃，罩幕层的厚度范围例如为1000-2000埃。
依照本发明的较佳实施例所述形成记忆胞或形成记忆胞及周边电路的方法，上述杂质例如包括硼或砷。另外，上述记忆胞间隔离层例如氧化层。
依照本发明的较佳实施例所述形成记忆胞或形成记忆胞及周边电路的方法，上述的罩幕层的厚度与衬垫层的厚度的比例例如为152。
依照本发明的较佳实施例所述形成记忆胞或形成记忆胞及周边电路的方法，上述在通道区间的基底内所植入杂质的步骤后，进一步可包括进行袋状植入。
依照本发明的较佳实施例所述形成记忆胞或形成记忆胞及周边电路的方法，上述所形成的字元线可与埋入式扩散区域互相垂直。
依照本发明的较佳实施例所述形成记忆胞或形成记忆胞及周边电路的方法，其中在基底上形成储电材料层的方法包括在基底上形成一底氧化层，而形成底氧化层的方法包括内部蒸气产生氧化反应(In Situ Steam Generation；简称ISSG)，然后在底氧化层上形成一氮化层，以及在氮化层上形成一顶氧化层，而形成顶氧化层的方法包括高温氧化制程(High TemperatureOxidation；简称HTO)或网状电浆阵列(Slot Plane Antenna；简称SPA)，其中网状电浆阵列是一种利用网状的阵列来均匀地产生电浆去形成氧化层，而这种制程的温度通常较炉管的温度低。
依照本发明的较佳实施例所述形成记忆胞或形成记忆胞及周边电路的方法，上述的在通道区间形成多个记忆胞间隔离层的方法，例如包括进行一热氧化制程，依照本发明的较佳实施例所述形成记忆胞及周边电路的方法，上述的在主动区间的该基底上形成多个场氧化层的方法，例如包括进行一热氧化制程。
本发明在通道区间的基底内进行植入杂质的步骤后，即可进行袋状植入，因此时尚未形成储电材料层，故不会有传统在靠近位元线的储电材料层边缘因利用倾斜离子植入制程来做袋状植入，而对已形成的储电材料层的罩幕层有所损伤的情形。
本发明的记忆胞间隔离层是于形成储电材料层前即植入形成，因此不会有因形成记忆胞间隔离层会大幅向上隆起的应力而迫使在记忆胞间隔离层边缘的储电材料层翘起，甚至损伤储电材料层的底氧化硅层。
本发明因采用记忆胞间隔离层的结构，记忆胞间隔离层是于形成储电材料层前即植入形成，故不会有因储电材料层的翘起，暴露出储电材料层的罩幕层进而与字元线导通的情形发生，提升整体元件的可靠度。
本发明因采用先形成记忆胞间隔离层的方法，因此可以利用形成场氧化层时的罩幕层，同样做为形成记忆胞间隔离层的罩幕，且由于罩幕层的厚度通常比衬垫层的厚度来得厚，故可减短记忆胞间隔离层的鸟嘴长度。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
图1A-1C绘示为习知形成氮化物唯读记忆体的记忆胞的制造流程剖面图m而图1D则是图1C的局部放大图。
图2A-2C是依照本发明的一较佳实施例的一种形成记忆胞的制造流程剖面图。
图3A-3C是依照本发明的另一较佳实施例的一种形成记忆胞及周边电路的制造流程剖面图。
100、200基底110ONO层112、301顶氧化层114、302氮化层116、303底氧化层120、222通道区130、212杂质140埋入式汲极氧化层150埋入式位元线 160、310字元线202周边电路区 204记忆胞区210衬垫层 220罩幕层224记忆胞间隔离层 226埋入式扩散区域242主动区域 244场氧化层300储电材料层具体实施方式
图2A-2C是依照本发明的一较佳实施例的一种形成记忆胞的制造流程剖面图。
请先参阅图2A，提供一基底200，之后再于基底200上形成一衬垫层210，其例如是垫氧化层。接着，在衬垫层210上形成一罩幕层220，以便在基底200中定义多个通道区222，其中罩幕层220的材质为介电材料，如氮化硅。于一实例中，衬垫层210的厚度范围例如为100-250埃，较佳为200埃，而罩幕层220的厚度范围则例如为1000-2000埃，较佳为1500埃。因此，举例来说，罩幕层220的厚度与衬垫层210的厚度的比例约为15∶2。接着，在这些通道区222间的基底200中植入杂质212，其例如是硼或砷。此外，在植入杂质212后，可选择利用倾斜离子植入制程，以进行袋状植入(本图中未表示)。
随后，请参阅图2B，以衬垫层210及罩幕层220为罩幕，在通道区222间的基底200上形成多个记忆胞间隔离层224，同时使杂质212(请见图2A)往下趋入基底200内，形成多条埋入式扩散区域226。而上述的记忆胞间隔离层224可以是氧化层、埋入式位元线氧化层或者埋入式汲极氧化层(Buried Drain Oxide，简称BDOX)等，而埋入式扩散区域226则可当作埋入式位元线(bit line)。
接着，请参阅图2C，去除罩幕层220，并一并将衬垫层210移除。之后，在基底200上形成一储电材料层300，此储电材料层300例如是由氧化硅/氮化硅/氧化硅所构成，也可以是任何可以用来捕捉或储存电荷的材料。且与本实施例中，形成储电材料层300的方法例如是在基底200上先形成一底氧化层303，再在底氧化层303上形成一氮化层302，之后在氮化层302上形成一顶氧化层303。此外，当记忆胞之间的距离逐渐缩减时，为避免先形成的埋入式扩散区域226受高温制程的影响，所以形成底氧化层303的方法可选择较低温的内部蒸气产生氧化反应(ISSG)，而形成顶氧化层303的方法则同样可选择较低温的高温氧化制程(HTO)或网状电浆阵列(SPA)。之后，在储电材料层300上形成多条字元线310，而上述所形成的字元线310可与埋入式扩散区域226垂直。
图3A-3C是依照本发明的另一较佳实施例的一种形成记忆胞及周边电路的制造流程剖面图，其中采用与上一实施例相同标号的元件代表相同或类似的元件。
请先参阅图3A，提供一基底200，此基底200具有一周边电路区202及一记忆胞区204。然后，在基底200上先形成一衬垫层210，其材质例如是氧化硅。再于衬垫层210上形成一罩幕层220，以便定义多个主动区域242。其中，罩幕层220的材质例如是氮化硅。而衬垫层210的厚度范围例如为100-250埃，较佳为200埃，罩幕层220的厚度范围例如为1000-2000埃，较佳为1500埃。因此，罩幕层220的厚度与衬垫层210的厚度的比例约为15∶2。接着，以罩幕层220做为罩幕，在这些主动区域242间的基底200上形成多个场氧化层244，其中形成场氧化层244的方法例如包括进行一热氧化制程。在主动区域242间的基底200上形成场氧化层244后，在基底200上再利用罩幕层220在该记忆胞区204定义多个通道区222。随后，在通道区222间的基底200内植入杂质212，其例如包括硼或砷。另外，在植入杂质212后，可选择利用倾斜离子植入制程，进一步进行袋状植入(本图中未表示)。
接着，请参阅图3B，以形成场氧化层244的罩幕层220做为罩幕，利用如热氧化制程的方式在通道区222间的基底200上形成多个记忆胞间隔离层224，且使杂质212(请见图3A)被往下趋入基底200内，形成多条埋入式扩散区域226。而上述的记忆胞间隔离层224可以是氧化层、埋入式位元线氧化层或埋入式汲极氧化层，而埋入式扩散区域226则可当作埋入式位元线。
然后，请参阅图3C，将衬垫层210及罩幕层220先完全去除，再在记忆胞区204的基底200上形成一储电材料层300，其制程例如是先在基底200上依序形成一底氧化层303、一氮化层302与一顶氧化层303，再将记忆胞区204以外的储电材料层300去除。而为避免先形成的埋入式扩散区域226受高温制程的影响，所以形成底氧化层303的方法可选择较低温的内部蒸气产生氧化反应，形成顶氧化层303的方法则同样可选择较低温的高温氧化制程或网状电浆阵列。之后，在基底200及储电材料层300上形成多条字元线310，这些字元线310的形成例如是先在基底200及储电材料层300上覆盖一层导体层，再图案化这层导体层，以形成数条字元线310，而字元线310例如是与埋入式扩散区域226互相垂直。此时，留在周边电路区202的前述导体层则可作为栅极等元件。
综上所述，在本发明至少具有下面的特点1、本发明的形成记忆胞间隔离层的方法，是利用形成场氧化层时的罩幕层及衬垫层做为其形成时的罩幕，所以可藉由罩幕层的厚度比衬垫层的厚度来得厚的特征，减小记忆胞间隔离层的鸟嘴长度。
2、本发明的记忆胞间隔离层是于形成储电材料层前即形成记忆胞间隔离层，因此不会有传统上因形成记忆胞间隔离层时大幅向上隆起的应力，而迫使在记忆胞间隔离层边缘的储电材料层翘起，甚至损伤储电材料层的底氧化硅层的情形发生。
3、本发明是于形成储电材料层前在通道区间的基底内进行植入杂质的步骤，所以就算要在植入杂质之后进行袋状植入，也不会对接近位元线边缘的储电材料层的氮化层造成损伤。
4、本发明的记忆胞间隔离层记忆胞结构因为不会暴露出储电材料层的罩幕层，所以不会有字元线与罩幕层导通的情形发生，进而提升记忆元件的可靠度。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。
权利要求
1.一种形成记忆胞的方法，其特征在于其包括以下步骤提供一基底；在该基底上形成一衬垫层；在该衬垫层上形成一罩幕层，以便在该基底中定义多个通道区；在该些通道区间的该基底中植入多个杂质；在该些通道区间的该基底上形成多个记忆胞间隔离层，使该些杂质往下趋入该基底内，形成多条埋入式扩散区域；去除该罩幕层及该衬垫层；在该基底上形成一储电材料层覆盖该基底及该些记忆胞间隔离层；以及在该储电材料层上形成多条字元线。
2.根据权利要求1所述的形成记忆胞的方法，其特征在于其中在该些通道区间的该基底上形成该些记忆胞间隔离层的步骤包括进行一热氧化制程。
3.根据权利要求1所述的形成记忆胞的方法，其特征在于其中该些记忆胞间隔离层包括氧化层、埋入式位元线氧化层或埋入式汲极氧化层。
4.根据权利要求1所述的形成记忆胞的方法，其特征在于其中该罩幕层的材质包括氮化硅，而该衬垫层的材质包括氧化硅。
5.根据权利要求1所述的形成记忆胞的方法，其特征在于其中在该些通道区间的该基底内所植入的该些杂质包括硼或砷。
6.根据权利要求1所述的形成记忆胞的方法，其特征在于其中在该些通道区间的该基底内所植入该些杂质的步骤后，进一步包括进行袋状植入。
7.根据权利要求1所述的形成记忆胞的方法，其特征在于其中在该储电材料层上形成该些字元线的步骤包括形成与该些埋入式扩散区域垂直的该些字元线。
8.根据权利要求1所述的形成记忆胞的方法，其特征在于其中该些埋入式扩散区域包括埋入式位元线。
9.根据权利要求1所述的形成记忆胞的方法，其特征在于其中该储电材料层是由氧化硅/氮化硅/氧化硅所构成。
10.根据权利要求1所述的形成记忆胞的方法，其特征在于其中在该基底上形成该储电材料层的方法包括在该基底上形成一底氧化层；在该底氧化层上形成一氮化层；以及在该氮化层上形成一顶氧化层。
11.根据权利要求10所述的形成记忆胞的方法，其特征在于其中形成该底氧化层的方法包括内部蒸气产生氧化反应。
12.根据权利要求10所述的形成记忆胞的方法，其特征在于其中形成该顶氧化层的方法包括高温氧化制程或网状电浆阵列。
13.一种形成记忆胞及周边电路的方法，其特征在于其包括提供一基底，该基底具有一周边电路区及一记忆胞区；在该基底上形成一衬垫层；在该衬垫层上形成一罩幕层，以便定义多个主动区域；在该些主动区域间的该基底上形成多个场氧化层；在该基底上再利用该罩幕层，定义多个通道区；在该些通道区间的该基底内所植入多个杂质；在该些通道区间的该基底上形成多个记忆胞间隔离层，使该些杂质往下趋入该基底内，形成多条埋入式扩散区域；去除该罩幕层及该衬垫层；在该记忆胞区的该基底上形成一储电材料层；以及在该基底及该储电材料层上形成多条字元线。
14.根据权利要求13所述的形成记忆胞及周边电路的方法，其特征在于其中在该些主动区间的该基底上形成该些场氧化层的步骤包括进行一热氧化制程。
15.根据权利要求13所述的形成记忆胞及周边电路的方法，其特征在于其中在该些通道区间的该基底上形成该些记忆胞间隔离层的方法包括进行一热氧化制程。
16.根据权利要求13所述的形成记忆胞及周边电路的方法，其特征在于其中该些记忆胞间隔离层包括氧化层、埋入式位元线氧化层或埋入式汲极氧化层。
17.根据权利要求13所述的形成记忆胞及周边电路的方法，其特征在于其中该罩幕层的材质包括氮化硅，而该衬垫层的材质包括氧化硅。
18.根据权利要求13所述的形成记忆胞及周边电路的方法，其特征在于其中在该些通道区间的该基底内所植入的该些杂质包括硼或砷。
19.根据权利要求13所述的形成记忆胞及周边电路的方法，其特征在于其中在该些通道区间的该基底内植入该些杂质的步骤后，进一步包括进行袋状植入。
20.根据权利要求13所述的形成记忆胞及周边电路的方法，其特征在于其中该些埋入式扩散区域包括埋入式位元线。
21.根据权利要求13所述的形成记忆胞及周边电路的方法，其特征在于其中在该基底及该储电材料层上形成该些字元线的步骤包括形成与该些埋入式扩散区域垂直的该些字元线。
22.根据权利要求13所述的形成记忆胞及周边电路的方法，其特征在于其中该储电材料层是由氧化硅/氮化硅/氧化硅所构成。
23.根据权利要求13所述的形成记忆胞及周边电路的方法，其特征在于其中在该基底上形成该储电材料层的方法包括在该基底上形成一底氧化层；在该底氧化层上形成一氮化层；以及在该氮化层上形成一顶氧化层。
24.根据权利要求23所述的形成记忆胞及周边电路的方法，其特征在于其中形成该底氧化层的方法包括内部蒸气产生氧化反应。
25.根据权利要求23所述的形成记忆胞及周边电路的方法，其特征在于其中形成该顶氧化层的方法包括高温氧化制程或网状电浆阵列。
全文摘要
本发明是关于一种形成记忆胞及周边电路的方法，是先提供一基底，此基底具有周边电路区及记忆胞区。然后，在基底上依序形成衬垫层和罩幕层，以便在记忆胞区定义数个通道区，再在周边电路区定义主动区。之后，在主动区间形成场氧化层，并在通道区间的基底中植入杂质，接着在通道区间形成记忆胞间隔离层，且杂质往下趋入形成埋入式扩散区域。接着，去除罩幕层及衬垫层，而后在记忆胞区的基底上形成储电材料层以及字元线。本发明因为先进行记忆胞间隔离层与埋入式扩散区域的制作，再形成储电材料层，所以可提升元件可靠度。
文档编号H01L21/70GK1929113SQ20051009832
公开日2007年3月14日 申请日期2005年9月7日 优先权日2005年9月7日
发明者金锺五, 刘承杰 申请人:旺宏电子股份有限公司