专利名称：用于射频识别芯片的静电放电保护电路的制作方法
技术领域：
本发明是一种用于射频识别芯片的片上静电放电保护电路，其特点是考虑了HBM、MM和CDM三种静电放电模型，同时保证静电放电保护电路的有效性和对工艺的不敏感性。也就是说，提出的用于射频识别芯片的静电放电保护电路具有很强的有效性和鲁棒性。
2.背景技术静电放电(ESD)现象在人们日常生活中时常发生，它也是集成电路(IC)芯片失效的主要原因之一。对于CMOS工艺IC芯片，ESD导致的IC失效包括PN结的反向击穿、栅氧化层击穿和金属连接线损伤，也可能出现钝化层裂纹，以及电迁移损伤。IC器件在工作时，也可能导致闩锁(latch-up)效应，从而由于大电流导致IC发生热损伤。一般来说，受到ESD损伤的IC表现为或者不能工作，或者性能下降，或者可靠性变差。
一个IC芯片的抗ESD能力一般通过专用的静电测试设备来评估。目前为止，用于IC静电测试的设备都是基于三个放电模型的，也就是人体模型(HBM)、机器模型(MM)和充电器件模型(CDM)。HBM描述的是当一个带有静电的人用手接触芯片的引角时发生的人体向芯片引角的放电现象，MM描述的是在芯片加工、封装、测试和应用过程中带有静电的机器设备接触到芯片引角时发生的机器向芯片引角的放电现象，而CDM描述的是一个带有静电的芯片当接触低电势导体(可能是人体，也可能是设备)时发生的芯片向导体的放电现象。
既然ESD现象不可避免，那么只能采取措施来保护芯片，一般有两种措施，一种是在芯片内部设计有效的保护电路，另外一种是尽量采取措施减小芯片加工、封装、测试和应用过程的环境静电。
射频识别卡和标签已经得到了很大的应用，并将得到越来越多的应用，比如交通卡、门禁卡、身份证、电子护照和各种电子标签等。射频识别卡或标签的生产过程会经历圆片加工、模块加工、卡片或标签制作等工序，在整个过程中都可能发生静电放电现象，尤其是卡片或标签制作过程中的层压工序静电放电现象尤为严重。对于射频识别卡或标签而言，只有两个压点(或者称为引脚)需要封装出来，用于和外部天线相连接，因此这两个压点需要很强的ESD保护能力。因此，设计出有效的鲁棒性强的ESD保护电路，对保证射频识别卡或标签的生产加工成品率至关重要。
3.发明内容本发明的目的是为射频识别卡或标签(包括各种载波频率的射频卡或者电子标签)芯片提出一种有效的基于CMOS工艺的ESD保护电路。提出的用于射频识别芯片的静电放电保护电路由两部分组成1).芯片上用于连接芯片外部天线的两个压点对芯片地的静电放电保护电路。两个压点对芯片地的静电放电保护电路是相同且对称的，在物理版图上最靠近压点，且每个压点对地的保护电路是一种GCNMOS电路，也就是由一个电容、一个电阻和一个NMOS管构成。其中电容的两端分别与压点和NMOS的栅极相连，电阻的两端分别与NMOS的栅极和芯片地相连，NMOS的漏极和源极分别与压点和芯片地相连；GCNMOS中的电容实现方式有Poly-Poly(双层多晶硅)电容、Metal-Metal(双层金属)电容、Gate(MOS管栅极)电容和PN结反向偏置电容等；电阻的实现方式有Poly(多晶)电阻、有源区电阻和金属电阻；
2).芯片内部与压点直接或者间接连接的电路。芯片内部与压点直接或者间接连接的电路由压点与芯片内部电路有源区连接电路、压点与芯片内部电路栅极连接电路和压点之间用于调整射频识别卡或电子标签谐振频率的电容三部分构成；a).压点与芯片内部电路有源区连接电路是通过金属直接相连接的；b).压点与芯片内部电路栅极连接电路是通过一个电阻进行连接的，且电阻的实现方式有Poly(多晶)电阻、有源区电阻和金属电阻；c).压点之间用于调整射频识别卡或电子标签谐振频率的电容相对于两个压点来说在物理结构上具有对称性。
与压点直接或者间接相连接的器件或者器件端子具有耐高压特性，且耐高压特性相同或者相当，这些器件或者器件端子包括GCNMOS中的电容、NMOS的漏极、谐振电容、与压点直接连接的器件的有源区和与压点通过电阻连接的器件的栅极。
值得说明的是，对于一些电子标签(比如符合ISO15693标准的电子标签等)来说，用于调整谐振频率的电容可能放在芯片的外面。在这些情况下，本专利也保护与此电容无关的其它权利要求。
本发明使得射频识别卡或电子标签具有很强的抗ESD性能，具有抵抗HBM、MM和CDM放电能力，即具有足够的放电能力、快速的开启时间、对工艺的不敏感性、保护电路不能开启的放电现象下，ESD保护电路以及相关电路具有一定的抵抗能力、保护电路不影响芯片的正常工作。
4.
图1给出了射频识别卡或电子标签电路结构示意图。射频识别卡或电子标签由芯片外部天线2、芯片电路1、以及芯片上与天线连接用的压点3和4构成，其中芯片电路1由ESD保护电路5和6、谐振电容7、以及内部实现其它功能的电路8构成。图中9表示芯片地，LA和LB分别表示芯片上与天线2相连接的两个节点名称。压点3和4对芯片地9的ESD保护电路分别为5和6，且具有对称结构。
图2给出了本发明提出的射频识别芯片的片上ESD保护电路结构原理图。ESD保护电路5(6)由NMOS管10(13)、电阻12(15)和电容11(14)构成的GCNMOS来实现；19、20、21和22分别表示与LA相连器件的有源区、与LB相连器件的有源区、与LAR相连器件的栅和与LBR相连器件的栅，而LA(LB)和LAR(LBR)之间用电阻16(17)来连接；其它电路用18表示，LAR(LBR)分别表示与LA(LB)相连接的电阻16(17)的另一端节点，GA和GB分别表示NMOS管10和13的栅极节点。
图3在图2的基础上标出了寄生的电路。其中，24和25分别表示NMOS管10的漏极和源极对芯片地9的寄生反向二极管，26表示NMOS管10的栅极和芯片地9之间的电容；27、28和29表示了NMOS管13的寄生电路；30和31分别表示19和20对芯片地9的寄生反向二极管，32和33分别表示21和22与芯片地9之间的栅电容。值得说明的是，19和20如果是P型有源区，那么30和31应该是一个正向二极管串联一个反向二极管，在此不加区别。
图4给出了LA到LB方向的等效电路图(LB到LA方向等效电路相同)。其中，34等效于图3中的寄生二极管27和31，35和36用于描述LA对芯片地9的等效电阻和电容。
图5给出了LA对LB静电放电(ESD)电路原理图。42描述了ESD放电等效模型(包括HBM、MM和CDM)，38、39和40分别描述了静电放电设备中的放电电阻、充电电容和放电切换开关。LB通过压点4与静电设备地41相连接。
图6是用于ESD电路设计的等效电路图。其中，电阻43和电容44用于描述正向二极管34的等效电路图，E表示静电测试设备中电容的非接地一端节点。
5.具体实施方式
5.1电路结构ESD保护电路结构如图2所示。
其中放电能力、开启时间和工艺不敏感性可以通过设计ESD保护电路5和6来实现；在ESD保护电路不能开启的放电现象下，ESD保护电路以及相关电路具有一定的抵抗能力通过选取适当的器件(包括图中的7、10～17、19～22)来实现；ESD保护电路不能影响芯片的正常工作通过电路参数的整体设计来实现。
5.2参数设计由于LA端和LB端具有对称性，因此我们只以LA端的电路参数设计为例。
A).放电能力设计可以通过设计ESD保护电路5中的NMOS管10的宽长比来实现，并且具体的版图需要多种因素综合考虑。在进行版图设计时，NMOS管10的衬底要和芯片地9连接在一起。
B).开启时间设计也就是设计NMOS管10的开启时间。如果在发生ESD现象时，这个器件能够迅速开启，并泄放电流，那么就能够达到保护芯片的作用。
参考图6，求取GA节点对E节点的电压传递函数，并表示如下
其中，UGA(s)和UE(s)分别表示GA节点和E节点对芯片地9的传递函数。
通过设计HGA，E(s)的幅频特性和相频特性，就可以达到设计ESD保护电路响应的开启时间的目的。
值得说明的是1).HBM、MM和CDM模型的等效参数38和39是不同的；2).ESD等效模型中有可能要考虑放电回路与电阻串联的电感参数；3).设计时也要考虑不同模型静电电压的幅值和上升时间；4).GA节点电压直接影响NMOS管10的开启；5).在设计仿真时，正向二极管34的等效电路中的等效电阻43和等效电容44的值是随着两端电压的变化而变化的。但是，在NMOS管10开启前，二极管34也应该是工作在非开启状态；6).所设计的NMOS管10的开启速度一定要保证不影响芯片正常工作。
C).对工艺的不敏感性ESD保护电路5是GCNMOS结构，它本身就具有对工艺(尤其是有源区和衬底的掺杂浓度)的不敏感性。而常用的ESD保护结构，如GGNMOS(Gate-Grounded nMOS)和LSCR(Lateral Silicon-Controlled Rectifier)等的性能，都与掺杂浓度直接相关。
D).不开启情况下的静电抵抗能力由于实际发生的ESD现象并不局限于HBM、MM和CDM这些模型描述的那样，实际上可能发生各种各样的ESD现象，包括比CDM速度还快的ESD现象，因此并不是所有的ESD现象发生过程中，保护电路5都能够开启，原因是NMOS器件(尤其是用于ESD保护的NMOS器件尺寸一般都很大)的响应速度是有限的。因此，必须考虑NMOS器件不开启情况下芯片LA和LB端口的电路(包括保护电路和相关电路)的耐静电电压抵抗能力。
E).不影响芯片正常工作设计ESD保护电路时，一定要保证不影响芯片的正常工作。
对于本发明描述的用于射频识别芯片的静电放电保护电路，在正常工作条件下，需考虑如下两个传递函数HLAR,LA(s)=ULAR(s)ULA(s)---(2)]]>HGA,LA(s)=UGA(s)ULA(s)---(3)]]>其中，ULAR(s)、ULA(s)和UGA(s)分别表示LAR节点、LA节点和GA节点对芯片地9的传递函数。HLAR，LA(s)和HGA，LA(s)分别表示LAR节点对LA节点和GA节点对LA节点的电压传递函数。
为保证芯片正常工作，有如下几点需要得到保证1).根据式(2)，要求LAR节点电压对LA节点电压在工作频率点(比如13.56MHz)时具有较小的相位偏移；2).根据式(3)，要求GA节点电压对LA节点电压在工作频率点(比如13.56MHz)时的增益要满足下列条件，即在强场强(比如，对于符合ISO14443标准的射频识别卡来说，强场强为7.5A/m的磁场强度)下工作时，LA节点对芯片地9的电压较高，此时要保证GA节点电压不能使得NMOS管10开启(除非有意让NMOS管10开启，作为强场下多余能量的泄放通路)。
权利要求
1.一种用于射频识别芯片的片上静电放电保护电路，其特征是由芯片上用于连接芯片外部天线的两个压点对芯片地的静电放电保护电路和芯片内部与压点直接或者间接连接的电路构成。
2.根据权利要求1所述的用于射频识别芯片的片上静电放电保护电路，其特征是两个压点对芯片地的静电放电保护电路是相同且对称的，在物理版图上最靠近压点，且每个压点对地的保护电路是一种GCNMOS(Gate-CoupledNMOS)电路，也就是由一个电容、一个电阻和一个NMOS管构成。其中电容的两端分别与压点和NMOS的栅极相连，电阻的两端分别与NMOS的栅极和芯片地相连，NMOS的漏极和源极分别与压点和芯片地相连。
3.根据权利要求1所述的用于射频识别芯片的片上静电放电保护电路，其特征是芯片内部与压点直接或者间接连接的电路由压点与芯片内部电路有源区连接电路、压点与芯片内部电路栅极连接电路和压点之间用于调整射频识别卡或标签谐振频率的电容三部分构成。
4.根据权利要求2所述的用于射频识别芯片的片上静电放电保护电路，其特征是GCNMOS中的电容实现方式有a).Poly-Poly(双层多晶硅)电容；b).Metal-Metal(双层金属)电容；c).Gate(MOS管栅极)电容；d).PN结反向偏置电容；电阻的实现方式有a).Poly(多晶)电阻；b).有源区电阻；c).金属电阻。
5.根据权利要求3所述的用于射频识别芯片的片上静电放电保护电路，其特征是压点与芯片内部电路有源区连接电路是通过金属直接相连接的。
6.根据权利要求3所述的用于射频识别芯片的片上静电放电保护电路，其特征是压点与芯片内部电路栅极连接电路是通过一个电阻进行连接的，电阻的实现方式有a).Poly(多晶)电阻；b).有源区电阻；c).金属电阻。
7.根据权利要求3所述的用于射频识别芯片的片上静电放电保护电路，其特征是压点之间用于调整射频识别卡或标签谐振频率的电容相对于两个压点来说在物理结构上具有对称性。
8.根据权利要求1～7所述的用于射频识别芯片的片上静电放电保护电路，其特征是与压点直接或者间接相连接的器件或者器件端子具有耐高压特性，且耐高压特性相同或者相当，这些器件或者器件端子包括GCNMOS中的电容、NMOS的漏极、谐振电容、与压点直接连接的器件的有源区和与压点通过电阻连接的器件的栅极。
9.根据权利要求1、3和7所述的用于射频识别芯片的片上静电放电保护电路，其特征是在特定应用条件下可能将用于调整射频识别卡或标签谐振频率的电容放在芯片的外面。
全文摘要
本发明提出了一种基于CMOS工艺的应用于射频识别芯片的片上静电放电(ESD)保护电路，它由芯片上用于连接芯片外部天线的两个压点对芯片地的静电放电保护电路和芯片内部与压点直接或者间接连接的电路两部分构成，给出了电路结构与设计方法。射频识别芯片产品(卡或标签)的生产加工要经过芯片加工、测试与封装等一系列复杂的工序，在整个生产过程中ESD现象比较严重，因此芯片的片上ESD保护电路是保证芯片避免ESD失效的重要措施。本发明提出的ESD保护电路考虑了人体模型(HBM)、机器模型(MM)和充电器件模型(CDM)三种放电模型，同时也兼顾了ESD保护电路的有效性以及对工艺的不敏感性，是一种鲁棒性强的用于射频识别芯片的ESD保护电路。
文档编号H01L23/58GK1949509SQ20051011269
公开日2007年4月18日 申请日期2005年10月14日 优先权日2005年10月14日
发明者周建锁, 潘亮, 刘华茂, 叶茵 申请人:北京中电华大电子设计有限责任公司