设计带隙的mos栅功率晶体管的制作方法

专利名称：设计带隙的mos栅功率晶体管的制作方法
本申请要求2004年10月7日提交的美国临时申请第60/617,167号、第60/617,464号、第60/617,463号和第60/617,168号的优先权，其内容通过引用结合于此。
背景本发明一般涉及功率晶体管，尤其涉及具有硅锗(SiGe)源、阱、沟道、多晶硅锗栅或其组合的金属氧化物半导体栅(MOS栅)功率晶体管。
沟槽栅功率MOSFET器件是用于诸如DC-DC转换器之类的若干高要求应用的普遍选择。这些应用可能非常苛刻，从而对这些晶体管施加了极大的压力。例如，作为进入电感负载的大电流的源和宿可能导致在器件端子的一个或多个处的大电压瞬变。具体而言，由沟槽栅功率MOSFET经历的大电压偏移可激活寄生npn晶体管，从而导致破坏性的失效。在大的瞬变对器件的体二极管正向偏压时可发生灾难性较小但仍使性能劣化的事件，从而减慢晶体管的反向恢复。
这些电感效应可限制DC-DC转换器的效率，从而浪费功率。对效率的其它限制包括沟槽栅功率MOSFET自身的物理限制。例如，寄生阻抗可导致器件的功率耗散和加热。这些寄生阻抗中有器件的栅的串联电阻。尽管该串联电阻可利用硅化物来减小，但由于这些晶体管的物理结构，该过程的功效是有限的。沟道电阻，即Ron也限制了器件性能，因此限制了转换器效率。较大的器件可减小Ron，但这导致更昂贵的器件。
因此，所需要的是提供对大瞬态电压的影响具有提高的抵抗性的晶体管并通过减小寄生阻抗来提供提高的性能的器件、方法和工艺。
概要因此，本发明的实施例提供了可改进对瞬态电压的抵抗性并减小寄生阻抗的器件、方法和工艺。
本发明的实施例提供对非箝位感应开关和其它瞬态电压事件具有提高的抵抗性的晶体管。例如，本发明的一个示例性实施例提供一种具有SiGe源的沟槽栅功率MOSFET器件。SiGe源通过减小基体或阱区中的空穴电流来减小寄生npn晶体管的增益，从而减小在非箝位感应开关事件后的闭锁情况的可能性。也可去除连接到该器件上的基体以减小晶体管单元的大小。
本发明的另一个示例性实施例提供具有SiGe基体或阱区的沟槽栅功率MOSFET器件。在体二极管导通时SiGe基体可减小空穴电流，从而减小其反向恢复期间的功率损失。
本发明的实施例也可改进器件的特性。例如，本发明的一个示例性实施例通过结合多晶SiGe栅来减小寄生栅阻抗。另一个实施例通过使用器件栅附近的SiGe层来提供具有减小的沟道电阻的沟道。
提高对电压瞬变的抵抗性的改进和增强器件性能的改进不是互斥的。例如，使用SiGe基体减小了沟道阻抗，而基体区中的SiGe层改进了体二极管反向恢复。这些实施例可用于改进n沟道或p沟道器件。本发明的实施例可结合本文所述的这些或其它特征中的一个或多个。
附图简述

图1是通过结合本发明的一个实施例改进的n沟道沟槽栅功率MOSFET的横截面；图2示出了根据本发明的一个实施例的具有SiGe源的n沟道沟槽栅功率MOSFET的横截面；图3示出穿过图2所示的器件的源-阱区的能带结构；图4是根据本发明的一个实施例的具有SiGe源的沟槽栅功率MOSFET的制造方法的流程图；图5是通过结合本发明的一个实施例改进的n沟道沟槽栅功率MOSFET的横截面；图6是根据本发明的一个实施例的具有SiGe阱的n沟道沟槽栅功率MOSFET的横截面；图7示出图6所示的MOSFET的净掺杂(net doping)和锗摩尔分数；图8是根据本发明的一个实施例的具有SiGe阱区的沟槽栅功率MOSFET的制造方法的流程图；图9是通过结合本发明的一个实施例改进的n沟道沟槽栅功率MOSFET的横截面；图10是根据本发明的一个实施例的具有多晶SiGe栅的n沟道沟槽栅功率MOSFET的横截面；图11示出对于各种材料的作为硼浓度的函数的材料电阻率；图12示出包括p沟道高侧功率MOSFET器件和n沟道低侧功率MOSFET器件的DC-DC转换器输出；图13示出通过结合本发明的一个实施例提供的效率增加；图14是根据本发明的一个实施例的具有多晶SiGe栅的沟槽栅功率MOSFET的制造方法的流程图；图15是根据本发明的一个实施例的具有SiGe沟道区的p沟道沟槽栅功率MOSFET的横截面；图16示出在对不严格的Si1-xGex虚衬底上生长的两种不同的Si1-xGex膜测得的空穴迁移率；图17示出沟道区中作为锗浓度的函数的迁移率变化；图18示出根据本发明的一个实施例的具有SiGe沟道区的p沟道沟槽栅功率MOSFET的价带偏移；图19A-19C示出根据本发明的一个实施例的具有SiGe沟道区的p沟道沟槽栅功率MOSFET的制造方法；以及图20是根据本发明的一个实施例的具有SiGe沟道区的p沟道沟槽栅功率MOSFET的制造方法的流程图。
示例性实施例的描述图1是通过结合本发明的一个实施例改进的n沟道沟槽栅功率MOSFET的横截面。该器件包括n型源区110、由p阱120形成的基体、n型漏区130、衬底160、栅140和金属触点150。
寄生npn晶体管在该结构中是固有的。具体而言，寄生器件的发射极是源区110，其基极是基体或阱区120，而该寄生器件的集电极对应于外延区130。如果该寄生晶体管被偏压到其正向有效工作模式，则可发生破坏性失效。例如，这可在由非箝位感应开关(UIS)事件引起的雪崩击穿期间发生。通过碰撞电离生成的空穴可流过由p阱120形成的基极，从而导致欧姆电压降。如果该电压降超过约0.6V，则对于阱-源结二极管的导通电压可变为正向偏压并越过势注入如电子，因此启动了正向有效工作和潜在的失效。
具体而言，如图1所示，非箝位感应开关事件可将源向下拉(1)。这导致空穴流入基体或阱120(2)。阱充电，或与源110相比电压增加，从而导通p阱到源110的结(3)。结果是电子电流流入源110(4)。这导致寄生npn导通(5)，这可导致器件失效。
发生该系列事件的这一倾向可通过提供用于去除来自寄生基极的空穴的低电阻路径并通过减小寄生npn 160的电流增益来最小化。这可通过将基体或p阱与源连接150接触来实现。
但该基体接触增大了n沟道MOSFET的尺寸。因此，存在器件大小和对该失效机制的抵抗性之间的折衷。对该问题的一种解决方案是采用带隙设计技术以使源区相对于阱区的能隙变窄。这可通过利用Si1-xGex的合金形成源区来实现，其中x是合金中锗的摩尔分数，且典型的值是0.1＜x＜0.3。在其它实施例中，可采用其它浓度，例如，锗的浓度可小于10％，或大于30％。SiGe源区可通过诸如外延生长之类的标准技术或通过离子注入来制造。
图2示出根据本发明的一个实施例的具有SiGe源的n沟道沟槽栅功率MOSFET的横截面。该器件包括由硅锗形成的n型源区210、由p阱220形成的基体、n型漏区230、栅240、金属触点250以及n型衬底260。正如图中所看到的，p阱触点的去除允许单元节距的显著减小。这还具有通过增大源区相对于图1的器件的尺寸来减小导通状态电阻并提高电流传导能力的另外的优点。与其它包括的附图一样，该附图是为了说明目的而示出的，而不限制本发明的可能实施例或权利要求书。同样，尽管在该附图或其它附图中示出了n沟道晶体管，但同样可将本发明的实施例用于改进p沟道器件。其它附图中所示的特征也可包含在该附图中。例如，p阱220也可以是SiGe，而栅可以是多晶SiGe。
源210中SiGe的使用允许空穴流入源，从而减小了基体或p阱220中的空穴电流。具体地，合金中锗的存在造成与锗摩尔分数大致成比例的能隙(Eg)变窄。大部分这种能带偏移发生在价带中。这允许空穴容易地流入源区，从而提供了减小npn增益的空穴去除的路径。现在当非箝位感应事件将源向下拉(1)时，空穴流入源210，且阱不充电(2)。
图3示出穿过图2所示的器件的源-阱区的能带结构。图3是对于30％的锗摩尔分数计算的。该数据示出源的能隙相对于阱减小约0.21eV，即，与阱或基体区中的1.1eV相比较，源中为0.9eV。理论上，这导致穿过结的空穴电流增加～exp(Eg/kT)的因数。实际上，提高略低于该值，因为并非所有的能带偏移都发生在该价带中。
在本发明的一个特定实施例中，源210具有30％摩尔分数的锗含量。具有硅源和这种SiGe源的器件之间的比较示出对于采用SiGe源区的器件的空穴电流的增加和npn电流增益的减小。具体而言，在0.5V的典型偏压下，空穴电流增加了约100x，而寄生电流增益减小了约500倍。该数据应认为是最差的情况，因为实际上阱区不是完全浮置的，而是在第三维(垂直于图2的所示横截面)中间接接触的。寄生电流增益的这一减小使得寄生晶体管160在UIS事件期间不太可能传导导致灾难性失效的电流。
图4是根据本发明的一个实施例的具有SiGe源的沟槽栅功率MOSFET的制造方法的流程图。在该实施例中，形成SiGe源以获得对由非箝位感应开关事件导致的失效的较大的抵抗性。
具体地，在动作410处，形成外延层。在动作420处在外延层中形成SiGe层。在动作430处在外延层中切出沟槽，而在动作440处，在沟槽中形成栅。栅与金属接触，并在动作450和460处接触SiGe层以形成源区。
这些沟槽栅功率MOSFET由于其低传导损耗和快速的开关时间而在低压DC-DC转换器中特别有用。但被向下拉的源不是这些器件受到的唯一的感应效应。在正常工作中，MOSFET源可对于漏正向偏压，从而导致寄生的基体-漏二极管(样也常称为体二极管)的导通。还应注意，尽管本发明的这个实施例和其它实施例很好地适合于DC-DC功率转换器，但其它类型的系统可包含通过结合本发明的实施例而改进的器件。
图5示出这种机制。该器件包括n型源区510、p型基体区520、n型漏区530、栅540和金属触点550。具体地，可将源拉高(1)。这使基体或阱二极管导通(2)。当源返回低位时(3)，空穴继续被注入到外延层530或漏中。这种空穴电流减缓反向恢复(4)。这导致由于二极管的正向传导和二极管的反向恢复引起的能量损耗。耗散的功率可大致如下近似Pcond＝Vf×Iout×tdeadtime×FswPsw=Vin×trr×Irr2×Iout×Fsw]]>其中Vf是体二极管的正向电压，Iout是二极管的正向电流，Fsw是开关频率，trr是反向恢复时间，而Irr是反向恢复电流。对于典型的n沟道MOSFET，反向恢复特性主要由从基体区(p型)向漏区(n型)注入的空穴控制。
该分析示出二极管能量损耗可通过同时减小二极管正向电压、反向恢复电流和反向恢复时间来减小。不幸的是，对于常规的硅技术，反向恢复参数和正向电压之间存在相反关系。改进正向电压的技术一般使反向恢复劣化，而改进反向恢复的技术又使正向电压劣化。这使得利用常规的硅技术同时降低它们是不可行的。
本发明的实施例采用带隙设计技术以使基体区相对于漏外延区的能隙变窄。这可通过形成包括Si1-xGex合金的晶体管基体区来实现，其中x是合金中锗的摩尔分数，且典型的值是0.1＜x＜0.3。在其它实施例中，可采用其它浓度，例如锗的浓度可小于10％或大于30％。包括Si1-xGex的基体区可通过诸如外延生长之类的标准技术或通过离子注入来制造。
图6是根据本发明的一个实施例的具有SiGe阱的n沟道沟槽栅功率MOSFET的横截面。该器件包含包括硅锗的n型源区210和p型基体区220、n型漏区230以及栅240。应该注意，正如以上的图2中的，可省略p型基体区220到金属250的接触区。同样，栅可以是多晶硅锗，即多晶SiGe。
合金中锗的存在造成与锗摩尔分数大致成比例的能隙(Eg)变窄。基体区中较小的带隙的效果是在给定的正向偏压下增加电子注入。这进而意味着对于给定的电流密度减小的空穴注入。
图7示出图6所示的MOSFET的净掺杂和锗摩尔分数。净掺杂710和锗摩尔分数720作为沿X轴的深度的函数沿Y轴绘制。净掺杂在沟槽栅MOSFET基体和漏区中是典型的。锗剖面具有0.15的峰值摩尔分数和峰值处100nm的宽度。
图8是根据本发明的一个实施例的具有SiGe阱区的沟槽栅功率MOSFET的制造方法的流程图。在该实施例中，形成了具有SiGe基体区的沟槽栅功率晶体管。
具体地，在动作810处，形成外延层。在动作820处形成SiGe阱。该层可在动作810处形成的外延层上生长，或者可将其注入到动作810处形成的外延层中。在动作830处在阱中形成源。
在动作840处，在外延层中形成或切出沟槽，然后在动作850处在沟槽中形成栅。在动作860和870处接触栅，并接触源。
在本发明的一个具体实施例中，硅锗的使用导致空穴电流的显著减小以及正向电压的较小下降。在该实施例中，在0.75V的典型偏压下，与硅阱结构相比，空穴电流减小了约5倍。这导致晶体管的反向恢复特性的显著改进。此外，与其中改进的反向恢复是以增加的正向电压为代价实现的传统技术不同，反向恢复的改进是连同正向电压的降低一起实现的。
这些沟槽栅功率MOSFET可用于DC-DC转换器电路以实现高效率的电压转换，即，具有最小的功率损耗。为了实现该目标而对这些器件进行的某些改进包括减小器件的导通电阻(Rdson)、输入电容(Ciss)、栅电荷(Qg和Qgd)、栅阻抗(ESR或Rg)、体二极管反向恢复(Trr)或以上的组合。
按照惯例，栅阻抗的减小一般通过使栅掺杂饱和或通过增加硅化物来实现。不幸的是，由于沟槽栅MOSFET器件中较大的热预算(高温)，栅中大浓度的掺杂剂可使渗透到沟道(或阱或体)中的掺杂剂增加，尤其是在栅氧化物很薄时。这种掺杂剂渗透导致器件阈值电压(Vth)的移动。正如从下一附图中所看到的，增加硅化物层的效果也是有限的。
图9是通过结合本发明的实施例改进的n沟道沟槽栅功率MOSFET的横截面。该横截面包括具有栅940、源910、基体或阱区920以及漏或外延区930的器件。栅940包括硅化物层942。在沟槽栅功率MOSFET器件中，小栅尺寸对于低电压、低Rdson和低成本是理想的。但窄栅尺寸限制了硅化物层942的效果。即，栅940中在硅化物层942以下的部分保持了多晶硅的特性它没有得益于硅化物层942的存在。
因此，在没有以上的缺点和限制的情况下实现较低的栅电阻以允许对于MOS栅功率晶体管的更快的开关速度。具体而言，本发明的实施例通过将多晶硅锗(Si1-xGex)栅用于诸如功率沟槽栅MOSFET晶体管之类的MOS栅功率晶体管来提供较低的栅电阻。与利用常规的多晶硅和硅化栅的器件相比，结合多晶Si1-xGex栅提供了提高的性能。
例如，Si1-xGex的较小带隙导致在给定温度和掺杂浓度下较大数量的载流子。这进而减小了使阈值电压Vth移动的栅损耗尽并同样降低了栅阻抗。此外，多晶Si1-xGex中的载流子迁移率高于多晶硅的3倍以上。这进一步将栅阻抗降低了67％并允许晶体管更快速地开关。
图10是根据本发明的一个实施例的具有多晶SiGe栅的n沟道沟槽栅功率MOSFET的横截面。该横截面包括具有栅1040、源1010、基体或阱区1020以及漏或外延区1030的器件。在该实施例中，与图9中通过硅化物层942提供的有限的改进相反，栅1040的整体得益于多晶SiGe的较低的电阻。应该注意，正如以上图2中的，可省略p型基体区1020到金属1050的接触区。同样，源1010、p阱1020或两者可利用SiGe来形成。
多晶SiGe栅也可用于改进静电放电器件。例如，利用Si1-xGex多晶栅构建的齐纳器件(n+p)能够比常规的多晶硅栅器件耐受更高的静电放电功率。多晶Si1-xGex的高载流子迁移率减小了串联电阻，尤其是在齐纳的低掺杂p型区中，从而导致较小的欧姆损耗和冷却操作。对于所示的其它实施例，也可改进p沟道器件。在p沟道器件中，减小了从Si1-xGex多晶栅经由栅氧化物到基体或阱的硼渗透。这允许使用薄氧化物而没有阈值电压的不稳定性。
利用SiGe多晶硅栅极大地减小了栅串联电阻。作为比较，在常规的沟槽栅器件中，硅化栅仅将栅电阻减小到一半。该有限的减小是由于对窄沟槽中栅材料上的硅化物结构可用的较小的几何形状。在相同的栅横截面下利用多晶Si1-xGex作为栅材料使栅阻抗降低大于67％，因此，在没有利用硅化物工艺的额外的代价和困难的情况下提供甚至更好的性能。此外，多晶SiGe在1000℃处仍稳定，而硅化栅的使用由于可能的烧结而将后面的处理温度限制到小于850℃。多晶SiGe栅1040的使用具有消除对栅上硅化物层942的需求以及其它的优点和特征。
图11示出对于各种材料作为硼浓度的函数的材料电阻率。正如所看到的，SiGe多晶的电阻率远小于常规的多晶硅。在该示例中，在2×10ΛΛ19的硼浓度下，锗的浓度是35％摩尔分数，其中ΛΛ是“到...次方”的符号。在其它实施例中，浓度可高于35％或低于35％。
大体上，利用多晶Si1-xGex栅可降低栅阻抗而不改变现有的布局，且该工艺与现有的硅技术兼容。当考虑到如图12所示的具有p沟道高侧MOSFET和在下部的n沟道低侧MOSFET的DC-DC转换器的效率时，栅阻抗的67％的降低的优点是显而易见的。
图13示出通过结合本发明的实施例提供的效率的提高。图13的结果指示峰值效率从83％提高到88％。这等于节省了否则将会损失的30％功率。具体地，对于常规的多晶栅1310的峰值效率低于对于SiGe栅器件1320的峰值效率。图13中的数据还表明该转换器的效率接近在高侧和低侧都具有n沟道MOSFET的转换器(曲线1330)的效率。这显著地降低了栅驱动器的功耗并将使设计者能够简化驱动器电路，但在高输出电流下以1-2％的效率损失为代价。
表1列出对于可用于形成MOSFET栅的各种材料的电特性。再一次，SiGe多晶具有比常规的多晶硅低的电阻率。将该材料用作栅减小了栅串联电阻并增加了电路效率。
表1各种栅材料的电特性
图14是根据本发明的一个实施例的具有多晶SiGe栅的沟槽栅功率MOSFET的制造方法的流程图。在该实施例中，将多晶SiGe栅结合到沟槽栅功率MOSFET器件中。
具体地，在动作1410处，形成外延层。在动作1420处，在外延层中形成阱层。在动作1430处在阱中形成源。
在动作1430处，在外延层中形成沟槽。在动作1440处，在沟槽中形成多晶SiGe栅。在动作1450和1460处接触多晶SiGe栅和源。
即使具有多晶SiGe栅或SiGe源，沟道阻抗也限制了沟槽栅功率MOSFET器件的性能。即，理想的是减小诸如n沟道和p沟道功率沟槽栅MOSFET器件之类的MOS栅功率晶体管的导通电阻(Rdson)，尤其是在低压应用中。例如，在同步DC-DC转换器的应用中，用于p沟道MOSFET的栅驱动器消耗的功率比用于N沟道器件的驱动器小。因此，十分理想的是将p沟道器件用于高侧驱动器而不是n沟道器件，如图12所示。
但是对于p沟道器件的Rdson要远高于类似的n沟道MOSFET，而这将其应用仅限于小电流区。在低压应用中，沟道电阻决定器件的Rdson。沟道电阻(Rch)是Rch=LZμPCox(VG-VT)]]>其中L是沟道长度，Z是沟道宽度，Cox是每单位面积的栅氧化物电容，VG是栅电压而VT是阈值电压。为了减小沟槽电阻，理想的是收缩沟道长度、栅氧化物厚度以及降低阈值电压。由于工艺限制或亚阈值问题，这些方法是有限制的。
在诸如图1的晶体管之类的晶体管中，串联的导通电阻由阱区120的电阻率，尤其是阱区120中接近栅140的部分的电阻率决定。如果减小该电阻率，则器件的串联导通电阻被减小。减小该电阻率的一种方式是利用具有较高的迁移率的材料。具体地，如果沟道中首先开始传导的部分(即接近栅140的部分)由较高迁移率的材料制成，则可减小串联导通电阻。因此，本发明的实施例在其沟道区采用应变的Si1-xGex以减小沟道电阻。
图15是根据本发明的一个实施例的具有SiGe沟道区的p沟道沟槽栅功率MOSFET的横截面。该器件包括p型源区1510、n阱或基体1520、p型漏区1530、栅1540、SiGe层1534。SiGe层1534通过硅层1532与栅1540隔离。该硅层1532提供了到多晶硅栅的适当界面。应该注意，可省略n型基体区1520到金属1550的接触区域，因为在以上的图2中去除了p型基体区接触。同样可利用SiGe形成源1510，而栅1540可以是多晶SiGe。
沿硅沟槽的侧壁等量地生长一层Si1-xGex层1534。因为Si1-xGex的晶格常数大于硅，取决于锗摩尔分数，Si1-xGex层在[100]/
方向中受到双轴压缩应变。与在压缩或拉伸双轴应变作用下的体硅相比，应变的Si1-xGex平面层具有增加的空穴迁移率。该增加的迁移率导致SiGe层15341中的电阻率减小。
图16示出在不严格的Si1-xGex虚衬底上生长的两种不同的Si1-xGex的测得的空穴迁移率。包括体硅通用迁移率曲线1630作为比较的基础。由于价带分裂和价带的形状改变，Si1-xGex沟道层中的空穴迁移率得到极大的增加。该增加也取决于相对于Si1-xGex虚衬底中的锗浓度的锗浓度；这指示了一种应变相关现象。示出了具有20at％Ge 1640和84at％Ge 1650的提高的空穴迁移率。
图17示出沟道区中作为锗浓度的函数的迁移率的变化。例如，在具有50at％的锗浓度的Si1-xGex膜中观察到2倍的迁移率增加。因此，利用Si50Ge50作为沟道的器件的沟道电阻仅是利用体硅的同样的器件的沟道电阻的一半。这种迁移率的增加同样显著地改进了亚阈值特性，这对于低压应用是重要的。
图18示出根据本发明的一个实施例的具有SiGe沟道区的p沟道沟槽栅功率MOSFET的价带偏移。该偏移等于Δ≅0.65x-0.22x2]]>其中x是膜中的锗含量。这种偏移有助于限制应变的Si1-xGex沟道中的空穴。因而使来自硅覆盖层的寄生沟道电阻最小化。
图19A-19C示出根据本发明的一个实施例的具有SiGe沟道区的p沟道沟槽栅功率MOSFET的制造方法。在图19A中，在硅衬底1960上沉积或生长硅外延层1930。然后形成沟槽。在某一点处，注入阱1920，或者作为外延层1930的一部分来生长阱。
在图19B中，沿沟槽的侧壁沉积、生长或注入外延Si1-xGex层1934。Si1-xGex层的厚度范围是从1nm到100nm，这取决于锗的浓度。在一个实施例中，锗浓度范围是从10at％到80at％。在其它实施例中，锗浓度可以是不同的，例如它可小于10％摩尔分数，或大于80％摩尔分数。在其它实施例中，锗浓度范围可以更小。
在图19C中，在Si1-xGex层1934的顶部上生长硅覆盖层1932作为外延层。在一个实施例中，硅覆盖层640的厚度范围是从1nm到10nm，但在其它实施例中，它可以比该范围更薄或更厚。或者，硅层1932可在穿过其注入了SiGe层1934后保留。
图20是根据本发明的一个实施例的具有SiGe沟道区的p沟道沟槽栅功率MOSFET的制造方法的流程图。在该实施例中，SiGe层在沟槽栅功率MOSFET器件的沟槽区中生长。
具体地，在动作2010处，形成外延层。在动作2020处，形成阱层。然后在动作2030处，在外延层中蚀刻沟槽。在动作2040处生长SiGe层，然后在动作2050处生长硅覆盖。在动作2060和2070处形成并接触栅和源区。
本领域的技术人员将意识到该流程图或其它包括的流程图是高度简化的，并且仅示出了制造过程中的几个基本的动作。可通过结合本发明的一个实施例改进的过程的变体是无数的，且对于本发明的理解是不需要的。
为了说明和描述的目的已给出了本发明的示例性实施例的以上描述。该描述不是穷尽的，也不打算将本发明限于所述的精确形式，并且根据以上的教示，很多修改和变体是可能的。选择并描述了这些实施例以最好地解释本发明的原理及其实际应用，由此使本领域中的其它技术人员能够将本发明极好地用于各实施例在适合所构想的特定使用的情况下的各种修改。例如，应该理解，在不背离本发明的情况下所示出和描述的结构的掺杂极性可以相反，和/或可改变各元素的掺杂浓度。作为另一个示例，在垂直MOSFET实施例的上下文中示出并描述了本发明，但本发明的各实施例可同样地在诸如沟槽栅IGBT、横向沟槽栅MOSFET之类的其它沟槽栅结构以及垂直或横向平面栅MOSFET和IGBT中实现。同样，各晶体管实施例可利用公知的开放式单元或闭合式单元构造来布局。
权利要求
1.一种MOS栅晶体管，包括包括源区的基体区；与所述基体区形成pn结的漏区；以及在所述源区和所述漏区之间延伸的栅，其中所述源具有比所述基体区低的能隙。
2.如权利要求1所述的晶体管，其特征在于，所述栅是沟槽栅。
3.如权利要求2所述的晶体管，其特征在于，所述源包括硅锗。
4.如权利要求2所述的MOS栅晶体管，其特征在于，所述源区包括Si1-xGex，其中0.1＜x＜0.3。
5.如权利要求2所述的MOS栅晶体管，其特征在于，所述源区包括约10％到30％之间的锗摩尔分数。
6.一种MOS栅晶体管，包括包括源区的基体区；与所述基体区形成pn结的漏区；以及在所述源区和所述漏区之间延伸的栅，其中所述基体区具有比所述漏区低的能隙。
7.如权利要求6所述的晶体管，其特征在于，所述栅是沟槽栅。
8.如权利要求7所述的晶体管，其特征在于，所述基体区包括硅锗。
9.如权利要求7所述的MOS栅晶体管，其特征在于，所述基体区包括Si1-xGex，其中0.1＜x＜0.3。
10.如权利要求7所述的MOS栅晶体管，其特征在于，所述基体区包括约10％到30％之间的锗摩尔分数。
11.一种MOS栅晶体管，包括包括源区的基体区；与所述基体区形成pn结的漏区；以及在所述源区和所述漏区之间延伸的栅，其中所述栅具有比多晶硅高的迁移率。
12.如权利要求11所述的MOS栅晶体管，其特征在于，所述栅是沟槽栅。
13.如权利要求12所述的MOS栅晶体管，其特征在于，所述栅包括多晶硅锗。
14.如权利要求12所述的晶体管，其特征在于，所述锗的浓度在10％到80％摩尔分数之间。
15.一种MOS栅晶体管，包括源区；包括沟道区的基体区；与所述基体区形成pn结的漏区；以及在所述源区和所述漏区之间延伸的栅，其中所述沟道区包括具有比所述漏区低的能隙的层。
16.如权利要求15所述的MOS栅晶体管，其特征在于，所述栅是沟槽栅。
17.如权利要求16所述的晶体管，其特征在于，所述层包括硅锗层。
18.如权利要求16所述的MOS栅晶体管，其特征在于，所述沟道区包括一层Si1-xGex，其中0.1＜x＜0.8。
19.如权利要求16所述的MOSFET，其特征在于，所述SiGe包括约10％到80％之间的锗摩尔分数。
全文摘要
提高对瞬态电压的抵抗性并减小寄生阻抗的器件、方法和过程。提高了对非箝位感应开关事件的抵抗性。例如，提供了具有SiGe源的沟槽栅功率MOSFET器件，其中SiGe源通过减小基体或阱区中的空穴电流来减小寄生npn晶体管增益，从而减小闭锁条件的可能性。也可去除连接到该器件上的基体以减小晶体管的单元大小。还提供了具有SiGe基体或阱区的沟槽栅功率MOSFET器件。在体二极管导通时SiGe基体可减小空穴电流，从而减小其反向恢复功率损耗。还改进了器件的特性。例如，通过使用多晶SiGe栅减小了寄生栅阻抗，并且通过使用器件栅附近的SiGe层减小了沟道电阻。
文档编号H01L31/00GK101036235SQ200580034226
公开日2007年9月12日 申请日期2005年10月7日 优先权日2004年10月7日
发明者G·多利, Q·王, I·何 申请人:费查尔德半导体有限公司