专利名称：：用于提高半导体成品率的测试单元的制作方法用于提高半导体成品率的测试单元
技术领域：
本申请一般涉及用于分析半导体制造过程的测试单元，具体来说，涉及检测和定位缺陷以提高半导体制造过程中的成品率的测试单元。
背景技术：
：制造集成电路的过程是一个可能涉及几百个单个操作的复杂过程。该过程通常包括将精确的预定数量的掺杂材料扩散到硅片的一部分中，以产生有源区，用于产生在诸如晶体管之类的器件中使用的汇接点。该过程的某些步骤包括在晶片上形成一层二氧化硅，然后，使用光掩模和光致抗蚀剂以形成一个将通过二氧化硅掩膜向其中进行扩散的区域的图案。然后，可以穿过二氧化硅层蚀刻一些通路(opening),以暴露晶片的在图案中的那些部分，以允许掺杂剂扩散到晶片的那些部分。对于各种晶体管，可以执行许多扩散操作，以在晶片上产生有源区。通过进一步的处理步骤，这些有源区中的某些区域连接到金属互连点，而其他有源区可以被二氧化硅绝缘层覆盖并暴露到来自位于每一个区域上的线路的电场中。这样的线路和互连点通常是通过导电材料的沉积形成的，这些材料通过光掩模、光致抗蚀剂和刻蚀过程被形成所需的互连图案。在示范性的当前工艺过程中，可以有10个带有多晶硅("poly")栅线的互连层("金属层")位于晶体管的有源区的上方。位于将一个互连层连接到另一个互连层(位于给定层的上方或下方)的层上的部件叫做"通路"。位于将一个互连层连接到半导体有源区的层上的部件叫做"触点"。传统上，这些层的正确运转是利用测试结构在测试芯片上进行测量的。通路/触点断路的测试结构通常是端到端串联的通路/触点的链。沿着此链的高电阻被解释为意味着，在此链中某处有一个通路/触点断路。金属断路的测试结构通常是在端部连接的线路的长蛇形线；此蛇形线上的高电阻表示，该蛇形线中有断路。短路的测试结构包括在任何一端连接的两个梳形线路。向一个梳子施加电压，并检测另一个梳子上的电流。超过某种噪声最低限度的较高的电流表示两个梳子之间存在短路。这些结构对于增大处理成品率是有用的，但是功能有限。一个主要的局限涉及缺陷定位。为进行缺陷定位，半导体制造商通常使用某种形式的物理分层(de-layering)，接下来是其他辐射或敏感的检测方法。可以获取电子显微图像，并进行分析，以判断损坏原因。SRAM存储器阵列对于定位缺陷也具有帮助。存储器阵列由许多存储器元件的行和列构成。通过制造这样的存储器阵列和分析存储器元件故障的模式，可以确定涉及可能的故障层的某些信息。然而，此信息通常不会导致完整地理解故障类型，因为类似的故障症状可以由各式各样的不同问题所引起。
发明内容在一个示范性实施例中，用于定位缺陷的测试单元包括第一有源区、基本上平行于第一有源区的第二有源区、基本上平行于第一和第二有源区的第三有源区，在第一和第二有源区之间形成的第四有源区，以及在第二和第三有源区之间形成的第五有源区。第四和第五有源区是在第二有源区的相对的端部分的附近形成的。笫四和第五有源区还基本上垂直于第二有源区。在另一个示范性实施例中，用于定位缺陷的测试单元的阵列包括第一组测试单元，连接第一组的测试单元的测试单元的第一金属层，以及将第一组测试单元的测试单元连接到第一金属层的一个或多个触点的集合。该阵列包括第二组测试单元。第一组是第二组的真子集。该阵列还包括连接第二组测试单元的测试单元的第二金属层，以及将第二金属层连接到第一金属层的一个或多个通路的笫一集合。基于第一和第二组测试结构中的发生故障的测试单元的数量，定位在一个或多个触点的集合、一个或多个通路的第一集合，或第一和第二金属层中的故障。在另一个示范性实施例中，用于定位缺陷的测试单元包括检测线段和具有源极、漏极以及栅极的晶体管。一个节点连接到晶体管的源极或漏极。该节点通过一个间隙与检测线段分离，该检测线段被配置为被读取，以识别间隙中的短路。在另一个示范性实施例中，用于定位缺陷的测试单元包括带有与检测线路相连接的测试结构的检测线段。测试单元还包括具有源极、漏极，以及栅极的晶体管。一个节点连接到测试结构和晶体管的源极或漏极。检测线段被配置为被读取，以识别测试结构中的断路。在另一个示范性实施例中，用于定位缺陷的测试单元是通过获取测试单元中的测试结构的初步设计而形成的。为该设计创建故障事件矩阵。该故障事件矩阵包括故障类型和故障的症状之间的关联。对故障事件矩阵进行检查，以确定故障事件矩阵的对角线化的程度。如果故障事件矩阵的对角线化的程度小于可以接受的阈值，则对设计进行修改。如果故障事件矩阵的对角线化的程度符合或超过可以接受的阈值，则该设计被当作最后的设计。具体实施方式下面将描述被设计为对在半导体制造过程中的一个或多个处理步骤中沉积的特定层进行集中测试的示范性测试单元。具体来说，使用集成电路制造线(该流水线执行一个或多个半导体制造过程)，在测试晶片上制造下面将描述的一个或多个测试单元。在制造测试晶片之后，对一个或多个测试单元进行检查，以检测和定位缺陷。基于缺陷检测和定位的结果，对集成电路制造线进行调整，以提高与集成电路制造线关联的成品率。然后，使用经过调整的集成电路制造线，制造带有集成电路小片的一个或多个生产晶片。将生产晶片切割成片，以产生集成电路芯片，然后，将这些集成电路芯片封装起来。或者，可以使用集成电路制造线，在晶片上制造集成电路小片。可以使用集成电路制造线，在晶片上在两个相邻的集成电路小片之间在晶片划线区域的一部分上制造下面将描述的一个或多个测试单元。沿着划线区域将晶片上的集成电路小片切成集成电路芯片，然后，将这些集成电路芯片封装起来。另外，在制造集成电路小片和一个或多个测试单元之后但是在切割集成电路小片之前，对一个或多个测试单元进行检查，以检测和定位缺陷。基于缺陷检测和定位的结果，对集成电路制造线进行调整，以提高与集成电路制造线关联的成品率。然后，使用经过调整的集成电路制造线，制造带有集成电路小片的一个或多个随后的晶片。将一个或多个随后的晶片切割成片，以产生集成电路芯片，然后，将这些集成电路芯片封装起来。这里可以使用绝对和/或相对方向和定向，描述测试单元及其他结构。应该理解，这样的方向和定向仅仅是示范性的，用于帮助进行简要的描述，但是决不对如何排列或形成这样的测试单元和/或结构作出限制。FEOL单元图1说明了可以用来检测和定位在半导体制造过程中的前端线处理步骤中产生的缺陷的示范性测试单元100。测试单元100包括有源层105、选择线135和140、第一检测或位线l45、第二检测线或位线150，以及总线155。请参看图2a，在一个示范性实施例中，有源层105包括有源区110、120，以及130，它们基本上共同彼此平行。在有源区110和120之间形成有源区115。在有源区120和130之间形成有源区l25。如图2a中所描述的，在有源区120的相对的端部分的附近形成有源区115和125。有源区115和125还基本上垂直于有源区120。在图2a中所描述的示范性实施例中，在与有源区120的右端相邻的位置形成有源区115，而在与有源区120的左端相邻的位置形成有源区125。如此，有源层105的形状类似于直线的反S形状。然而，应该认识到，也可以在与有源区120的左端相邻的位置形成有源区115，而在与有源区120的右端相邻的位置形成有源区125。如此，有源层105的形状将类似于直线的反S形状。在形成有源层105之后，适当地对有源区110、115、120、125和130进行掺杂，以便有源层105可以用作带有公共有源区120的两个晶体管。具体来说，有源区110、115和120可以充当第一晶体管，而有源区120、125和130可以充当第二晶体管。为简洁和方便起见，有源区U0、115、120、125,以及130被描述为n掺杂。另外，有源区110、130被描述为是漏极，而有源区120被描述为源极。如此，有源层105可以充当带有公共源极(即，有源区120)的两个NMOS型晶体管。然而，如上所述，应该认识到，有源层105也可以充当带有共漏极(有源区120)的两个PMOS型晶体管。请参看图2b，在本示范性实施例中，第一多晶硅选择线(SL)135被置于有源区115上方，而第二多晶硅选择线(SL)140被置于有源区125，各自都控制其相应的晶体管。如图2b所示，SL135和SL140大致与有源区110、120，以及130平行。请参看图2c，在本示范性实施例中，第一位线(BL)145被置于有源区110、125，以及130上方，而第二位线(BL)150被置于有源区110、115，以及130上方。如图2c所描述的，BL145和BL150被置于有源区110、130的相对的端部上方。另外，BL145和BL150大致垂直于SL135和SL140。BL145和BL150可以作为金属层1(Ml)来形成。在本示范性实施例中，总线155被置于BL145和BL150之间，并在BL145和BL150之间大致平行。另外，总线155被置于有源区120上方。可以在金属层l(Ml)上形成总线155。请参看图2d，在本示范性实施例中，触点360将第一位线145与有源区110进行连接。第二触点162将第二位线150与有源区130进行连接。第三触点161将总线155与有源区120进行连接。再请参看图l，测试单元100可以被分成通过沿着有源区110、120，以及130的中间垂直地切分测试结构，并通过水平地切分有源区120来进行限定的象限。所产生的象限包括左上象限175、右上象限177、左下象限176，以及右下象限178。将测试单元100与ROM结构的单元进行类比，象限175-178中的每一个都可以被视为单个位存储器位置，其中，左上175和右下178象限中的每一个都存储相同位(两者都存储1或0中的任何一个)，而右上177和左下176象限各自都存储与左上175和右下178象限的位相反的位。如此，可以将测试单元类比为用对角的1和0编程的ROM单元。下面讨论的故障可以引用特定位(计划引用一个或更多测试单元的一个或多个象限)的故障。如下面进一步地讨论的，通过激活测试单元100的某些部分并判断检测的输出是否等于预期的输出(从给定位线中读取的位匹配预期被在位线上读取的位)，可以检测到故障。此外，通过分析其中实际输出不同于预期的输出的方式，可以更好地理解故障类型和位置。其他测试单元的故障和行为可以用于进一步洞察给定测试单元是如何发生故障的。如图3所示，可以作为测试单元阵列的元件180-183，水平地和垂直地复制测试单元100。在阵列中，可以与给定测试单元上方和下方的测试单元共享位线，并可以与该给定测试单元的左侧和右侧的测试单元共享选择线。如此，该阵列可以置于半导体表面上，每一个测试单元都具有单独的有源区，并且每一个测试单元都可以与某些其他测试单元共同地共享位线和选择线。该阵列便于电检测和定位错误(故障模式)。例如，测试单元阵列可以置于半导体表面上，每一个测试单元都具有单独的有源区。选择线段可以沿着阵列的行放置，位线可以沿着阵列的列放置。可以如此放置选择线段，用于控制阵列中的每一行晶体管，因为测试单元100含有两个晶体管，一行中的测试单元的每一个晶体管可以被视为与一个子行对准。图4a-i描述了可用于检测和定位缺陷的测试单元100的各种故障模式。应该认识到，图4a-i所描述的和下面将描述的故障模式是说明性的，而不是意味着包罗万象的。图4a描述了在有源层105的一部分变为断路时可能发生的第一故障模式，如在没有正确地掺入的掺杂物时可能发生的。如图4a所示，在第一部分131和第二部分132之间在有源层105的有源区130中已经发生断路405，如此，将触点162(如图2d所示，将位线150连接到第二部分132)与电流源(有源区120)隔离。如果激活SL140并检测BL150,将不会按预期的那样检测BL150的状态。换句话说，没有电流可以从总线155通过有源层105流向BL150，也没有电流从BL150(从那里预期会产生电流)通过有源层105流向总线155。通过与ROM单元的类比，将会不正确地读取存储在右下象限178中的位。然而，没有其他位将发生故障，因为只有有源层105的该部分会受影响。此外，如果通过激活BL145和SL140来"读取"存储在左下象限(与右下象限共享有源区130)中的位，则会正确地"读取"该值，因为预期与在BL145和有源区130之间无连4妄(无电流流动)一致的值。如所能理解的，如果在有源区125中或在有源区120中的在左上和左下象限之间共享的那一部分中发生了断路，这样的有源层105断路将会产生类似地可检测的事件，因为在所有这样的情况下，有源区120和BL150之间的电流流动会中断。总而言之，第一故障模式表示测试单元100中的单个"位"故障。具体来说，在s形状有源层的一端将见到单个位故障，其中，触点将有源层105连接到BL145和BL150。如果在有源区110和130两者中发生断路，则将不能正确地读取左上和右下象限两者。然而，这样的情况从统计学上来讲是不可能的，并将再次可以通过发现左上象限和右下象限的对角线故障来进行定位。图4b描述了在将BL145连接到有源区110(或将BL150连接到有源区130)的触点410变为断路时可能发生的第二故障模式。此故障(触点410断路)可能会导致左上象限中的不正确的读数。然而，右上象限177和左下象限176未受影响。就ROM而言，第一故障模式和第二故障模式各自都是通过相应的位线与相应的漏极连接的象限中的故障证明的单个位故障模式。图4c描述了第三故障模式，该故障模式涉及故障模式410,在触点415(触点161的实例)不能将总线155与有源区120进行连接时可能发生。在此故障模式下，左上象限175和右下象限178两者都不能被正确地读取(即如果不发生故障，则它们显示与预期的信息相反的信息)。如此，可以通过是有单个位故障还是有双位故障来将漏极触点故障与源极触点故障区别开，因为与单触点415相比，两个漏极触点都将发生故障(将导致双位故障)从统计学上来讲是不可能的。就ROM而言，此表明下倾斜对角线2位故障。图4d描述了第四故障模式，在有源区130短路到相邻测试单元的有源区110时可能发生，如将上测试单元422的有源区130与下测试单元423的有源区110短路的杂质421所显示的。在此故障模式下，上测试单元422的右下象限178和下测试单元423的左上象限175发生故障。如此，此故障模式可以通过两个前向倾斜在对角线方向相对的象限的故障来描述。此故障模式可以与其他故障模式区别开，包括将总线155与有源区120进行连接的触点161的故障，因为触点161的故障是后向倾斜对角线象限故障。第四故障模式还可以通过两个在对角线方向放置的测试单元(而不是紧上方/下方的2个测试单元)的有源层的短路来证明。此变化还通过前向倾斜对角线象限故障来描述，但是在发生故障的象限之间有更大的间隔。可以调整测试单元列之间的间隔，以使这种变化从统计学上来讲微不足道。图4e描述了第五故障模式，在沿着SL135或SL140的某个点有断路时可能发生，如SL135中的SL断路425所显示的。第五模式的故障在测试单元100是平铺的情况下是可检测的，如在图3中那样，通过SL断路右边的所有测试单元的故障(假设断路425的左边的电源)。在实现方式中，对于数量有限的测试单元(例如，8个测试单元)，诸如SL135和SL140之类的每一个SL都可以在多晶硅中运行。如此，多晶硅中的每一个选择线可以被视为选择线段，而每一个选择线段都可以使用金属互连来进行连接，以便有可以防止与长多晶硅线关联的损耗的分层的选择线。在这样的实现方式中，第五故障模式还可以进一步通过识别沿着同一个选择线段的8个或更少的测试单元象限的故障来描述。与ROM类比，第五故障模式证明了可由同一个SL进行选择的8个或更少位的故障。例如，图5显示了较大的测试单元阵列的上下文中的断路425。在图5中，可由选择线选择由于断路425发生故障的位505a-d。第五故障模式可以与连接多晶硅选择线部分的金属线的故障区别开来，如这里将讨论的。图4f描述了第六故障模式，如果在位线中有断路，如BL145中的断路430，则可能会发生。假设检测电路被朝着测试结构(图4f的测试单元是其一部分)的顶端的方向放置，此故障可通过比断路430距离测试结构的顶端更远的测试单元的故障以及通过正确地读取比断路430更靠近顶端的测试单元来识别。例如，在图4f中，BL145中的断路430位于有源区110和130之间。假设将正确地读取有源区110、左上象限175上面的BL145上的检测电路，但是位于BL145上的有源区110的所有象限将不能被正确地读取，因为预期在有源区110的下面的BL145上检测的电流将不存在。请参看图5，断路430下面的BL510上的触点周围的长划线框识别由于断路430发生故障的位。与ROM类比，图5中的所显示的位将被作为存储与预期的值相反的值读取。图4g中显示了相关的故障模式。总线155中的断路435导致该断路下面的BL145和BL150上的所有测试单元的所有象限发生故障。可以调整一个测试单元或测试单元组对位线和总线中的金属断路的敏感性。例如，可以通过增大总线的宽度和位线的宽度之间的差值(使总线相对来说更宽)，使某些测试单元相对来说对总线断路不敏感，而通过使其他测试单元的位线与对应的总线相比相对来说较宽，使那些测试单元相对来说对位线不敏感。可以使整行、整列或整个测试结构对一个或多个故障模式不敏感或敏感。如果在位线和电源总线之间或在相邻测试单元的位线之间有短路，则会发生第七故障。例如，在图4h中，BL150被到总线155的杂质440短路。BL145还可以或者短路到相邻测试单元的位线。在位线和总线之间发生短路的情况下，其中不存在到位线的触点的所有象限都将发生故障(因为在位线中可检测到出乎意料的电压和/或电流流动)。在两个位线短路的情况下，此故障在其中一个短路位线被激活并且在另一个没有被激活的短路位线中可检测电流流动(和/或电压变化)时明显。如果短路是总线到位线的，那么，当有读取无触点存在的象限的企图时，检测位线上的象限不正确的值。如此，第七故障模式可以与其他故障模式区别开来，两个子模式中的每一个(总线到位线和位线到位线)可以进一步彼此区别开来。如果在多选择线(如SL135或SL140)和另一个结构，如总线155、BL145或有源层105(如图4i位于杂质441所显示的)之间有短路，则会发生第八故障模式。此故障会导致被该选择线激活的象限发生故障。这样的故障的症状在某种程度上取决于选择线与其短路的结构。例如，如果选择线短路到位线，那么，当该位线被激活时，故障将会明显。然而，当选择线和不同的未短路的位线被激活时，此短路也将通过与短路的位线连接在一起的象限的故障来证明，因为电压的意外变化将在激活选择线时在短路的位线上可检测。作为另一个示例，如果SL135和SL140被短路到一起，可由这些选择线选择的所有位测试单元都将会发生故障。笫九故障模式涉及M2处的选择线如何被放落到连接了一串8个位测试单元的多本地选择线段的(示范性，如参考第五故障模式所讨论的)。在示例中，M2利用通路连接到Ml，Ml通过触点连接到poly。如果通路或触点中任何一个发生故障，则正好那8个位测试单元发生故障。最后，如果选择线的M2部分有断路(即，连接本地选择线段的整体选择线)，那么，经过该断路的所有测试单元都会发生故障(通常，8个以上的测试单元)。如果M2选择线(例如，SL135)将被短路，那么，可由那选择线选择的所有位测试单元都将会发生故障，而不是仅仅那些经过该缺陷的测试单元发生故障。如此，M2选择线短路具有类似于故障模式8的症状的症状，因此，不单独地标识为故障模式。下面的表1提供上文所描述的故障模式的摘要以及那些故障模式的可检测到的症状。<table>tableseeoriginaldocumentpage35</column></row><table>X表1:与物理故障模式关联的故障症状通路故障检测和定位请参看图6，可以使用测试单元阵列来检测和定位缺陷。通过将测试单元100组放置到通过不同金属层连接的各种层次组，可以检测和定位金属线和通路中的断路。例如，第一组可以具有作为2行和1列排列的2个测试结构，然后，下一组可以具有作为2行和2列排列的4个测试结构，然后，第三组可以具有作为4行2列排列的8个测试结构。每一组都可以通过通路局部地与一金属层相连接，并与层次结构中的较低和较高级别的组进行连接。这样的布局允许通过确定多少测试单元发生故障以及发生故障的测试单元的布局来定位到金属层或通路。测试单元100的每一个这样的组都可以;故配置为检测和定位不同的缺陷。例如，在金属层之间包括多个通路可以增大布局对金属断路的敏感性，并降低对通路故障的敏感性。再举一个例子，在另一个布局中包括较宽的金属线会使得该布局对通路故障更加敏感。可以在单个半导体晶片上放置多个这样的具有通路统计和金属线宽度得不同组合的布局，以进行用于检测和/或定位通路故障和金属断路的彻底的诊断。例如，图6显示了示范性阵列600，包括与要么作为电源总线要么作为接地总线的示范性金属互连图案连接在一起的测试单元100的組。在阵列600中，测试单元100成行成列地排列，并分层次地连接，底部的金属层比较高的金属层服务于较少的测试单元。为清楚起见，连接金属层的通路被省略，但是，本领域技术人员能理解，它们是存在的。在此示例中，次最高金属层将两倍多的测试单元连接到次最高层(例如，M3将两倍(两倍于M2连接到M3)多的测试单元连接到M4。此外，某些金属线服务于测试单元100的非正方形布局，而另一些服务于正方形布局。例如，Ml将2行1列测试单元100连接到M2，M2将2行和2列测试单元100连接到M3，M3将4行和2列连接到M4,而M4将4行和4列连接到M5。通过排列不同金属层以与不同数量和/或不同布局的(行和列)的测试单元100进行连接，阵列600可以产生用于定位故障的信息。在图6中所描述的示范性实施例中，Ml段606将标识为Ml元件605的2个测试单元100连接到M2。如此，Ml段606充当Ml元件605中的两个测试单元100的电源总线155，以便Ml将2行1列的测试单元100连接到下一较高的金属层(M2)。采用这种布局可检测到的故障包括Ml触点断路，这种断路将导致检测到Ml元件605中的单个测试单元100的故障。如果将M2连接到Ml的通路变为断路，那么，Ml元件605中的两个测试单元100将发生故障。M2元件610包括2个通过M2段611连接到M3段612的2个Ml元件605。如此，M2服务于分布到2行2列中的总共4个测试单元100。如此，M2中的单个断路将导致M2元件610中的其中一个Ml元件605发生故障(即，2个测试单元100，按2行2列的方式排列)。此故障模式可以与Ml断路(该断路可以通过单个测试单元100发生故障来检测)形成对照。如果在M2和M3之间形成的通路发生故障，那么，M2元件610中的两个Ml元件605都将会发生故障，这将是故障事件，通过发现4个测试单元IOO(按2行2列的方式排列)发生故障而检测到。同样，M3处的断路将导致M2元件610中的两个Ml元件605发生故障。M3元件615包括2个M2元件610，M2元件如此排列，以便M3元件615中的测试单元100的布局是，八个测试羊元被各自放置到4行2列中。M3段616连接M3元件615中的2个M2元件610。如此，M3中的单个断路将导致其中一个M2元件610发生故障(即，4个测试单元100，按2行2列的方式排列)。如果在M3和M4之间形成的通路发生故障，那么，M3元件615中的两个M2元件615都将会发生故障，这将是故障事件，通过发现八个个测试单元100(按4行2列的方式排列)发生故障而检测到。同样，M4断路将导致M3元件615中的两个M2元件610发生故障。M4元件620包括2个M3元件615，M3元件如此排列，以便M4元件620中的测试单元100的最终的布局是，16个测试单元被各自放置到4行4列中。M4段621连接M4元件620的2个M3元件615。如此，M4中的单个断路将导致其中一个M3元件615发生故障(即，八个测试单元100,按4行2列的方式排列)。如果在M4和M5之间形成的通路发生故障，那么，两个M3元件615都将会发生故障，这将是故障事件，通过发现十六个测试单元100(按4行4列的方式排列)发生故障而检测到。同样，M5断路将导致M3元件615中的两个M2元件615发生故障。最后，阵列600包括4个M4元件620，M4元件如此排列，以便阵列600中的测试单元100最终的分组是，该64个测试单元被各自放置到八行八列中。M5段626将2个M4元件620与M5段625进行连接，而M5段625又与M5段627进行连接。如此，单个M5断路导致至少4x4模式测试单元发生故障，并可能导致8x4、4x8或8x8模式也发生故障(取决于M5如何接收电源或接地)。对于具有更多金属层的过程，对于高于M5以上的层，可以继续复制对测试单元100和金属线的这样的分组。对于测试单元100和金属线的其他分组方式也是可以的。例如，连接了2xl测试单元的金属线可以连接1x2元件单元，可以以不同的方式确定组的大小等等。阵列600的定向是中性的，可以在半导体平面上的任何角度形成。表2提供了如上文所描述的故障模式的摘要以及其症状。在每一列中，描述了断路。例如，触点断路和Ml断路通过2x2测试单元故障来证明，而Ml和M2之间的通路断路以及M2断路通过2x4测试单元故障来证明。<table>tableseeoriginaldocumentpage39</column></row><table>表2:与物理故障模式关联的测试单元故障症状金属短路检测现在请看图7,该图显示了一个或多个金属层中的用于检测给定制造过程是否可能导致短路以及用于定位这样的短路的示范性测试单元700。测试单元包括具有源极、漏极，以及栅极的晶、体管715。一个节点720连接到晶体管715的源极或漏极。节点720与位线705通过一个间隙隔开。可以读取位线705以识别间隙中的短路。测试单元700还包括用于控制晶体管715的栅极的选择线710。在图7中所描述的示范性实施例中，在节点和位线705之间放置了一个梳状结构。梳状结构包括连接到位线705的齿706的集合和连接到节点"(J的齿的集合。如图7所描述的，齿706和721的集合互相交错，而不彼此接触，以在交替的齿之间限定间隙。如此，可以读取位线705以识别在交替的齿之间形成的间隙中的短路。注意，齿706和721的集合的互相交错可以被设计为通过改变齿的数量和/或互相交错的齿之间的间隔来控制此敏感性。可以在待测试的每一金属层中复制梳状结构和位线705。例如，可以在第一金属层中形成梳状结构和位线705的一个集合，而可以在第二金属层中形成梳状结构和位线705的另一个集合。两个梳状结构都连接到同一个晶体管。第一和第二金属层中的位线可以连接到多路复用器，并被读取以检测和定位第一或第二金属层的缺陷。图8描述了另一个示范性测试单元800的顶视图。在此示范性实施例中，在岛805上形成节点820。在岛805的周围形成位线810，在每一个岛805周围有一个间隙，以将每一个岛805与周围的位线810隔离。岛805穿过各种金属层向上延伸，对于不同金属层，有单独的位线(即，位线815、816、817、818)。单独的位线连接到多路复用器825，可以使用控制线826以读取任何特定位线，以检测和定位特定金属层中的缺陷，对多路复用器825进行控制。图9描述了再一个示范性测试单元900的顶视图。在此示范性实施例中，位线910包括从位线910朝着岛的方向延伸的齿906的集合。带有节点915的岛包括从岛朝着周围的位线910的方向延伸的齿906的集合。齿906和910的集合有助于进一步控制对各种杂质的短路敏感性。金属断路检测图10显示了可以用于检测和/或定位在制造过程中放置的一个或多个金属层和/或通路中的断路的示范性测试单元1000的示意图。在某些方面，金属线1006可以在给定金属层"成之字形"，以便许多平行金属线部分彼此邻近地放置。在某些方面，金属线1006可以包括许多置于不同金属层的并且通过金属线1006的每一金属层之间的一个或多个通路连接的金属线段。在某些方面，金属线1006可以包括置于多个金属层的并且通过金属线1006的每一金属层之间的一个或多个通路连接的"之字形"部分。给定金属层中的之字形的量可以用来控制对该层上的断路的敏感度。控制对给定金属层上的断路的敏感度的另一种方式是通过调整金属线的宽度。不管如何使用上述金属线，金属线1006的一端可以连接到位线1005，金属线1006的另一端可以与晶体管1015的源极1020连接在一起。晶体管1015的栅极连接到选择线1010。晶体管1015的漏极1030连接到电流的源极和接收器中的某一个(取决于在特定设计中位线1005祐j殳计为产生电流还是吸收电流)。可以作为阵列在给定衬底或半导体部分复制测试单元1000。该阵列可以包括在测试单元1000之间或在不同测试单元1000的组之间的金属线1006的布局和连接的变化。图lla和lib显示了包括测试单元llOOa-f的测试单元的阵列1100的多个方面。如图lib所描迷的，测试单元1100a包括有源区1104。还是如图lib所描述的，有源区1104包括漏极区1105、沟道区1106、源极区1107、沟道区1108和漏极区1109(使用n型晶体管约定描述)。金属互连结构1102a包括将漏极区1105连接到Ml岛的双通路，而Ml岛又通过单个通路连接到M2线。一段多晶硅线1110被置于沟道区1106上方，用于控制漏极区1105和源极区1107之间的沟道的形成。源极区1107利用双通路连接到Ml总线/接地线。Ml总线/接地线可以连续地与电流源或电流接收器连接在一起。Ml总线/接地线还可以有选择地与电流源或电流接收器进行连接(例如，当计划读取测试结构中的特定测试单元时)。源极区1107与测试单元1100b共享。测试单元1100b包括金属互连岛1102b和沟道区1108，在它们上方放置着另一段多晶硅线1110。测试单元1100进一步包括漏极区1109,该漏极区1109通过双通路连接到互连结构1102b的Ml线，Ml岛又通过双通路与M2线进行连接，而M2线又通过单个通路与M3线进行连接。测试单元1100c包括互连结构1102c，互连结构1102c类似于互连结构1102b，并进一步包括连接M2岛和M3岛的另一个通路(与互连结构1102b中的单个通路相比)，以及通过单个通路与M3连接在一起的M4。与互连结构1102c对比，互连结构1102d包括将有源区连接到Ml的单个通路和将Ml连接到M2的单个通路(而不是互连结构1102a-c的示范性双触点/通路)。如此，互连结构1102d测试每一金属、通路，以及有源层与该层的上方和下方的层的对齐(例如，有源到触点、触点到Ml、Ml到通路、通路到M2等等)。类似的分析和讨论适用于互连结构1102e-f,考虑了每一个相应的互连结构中存在金属层的情况。每一个互连结构1102a-f沿着测试结构1100的列排列，以便每一个互连结构放置于以一列多行的方式排列的许多有源区(即，如有源区1104)上方。可以通过激活其选择线(例如，多晶硅线1110)来单独地访问互连结构的每一行。例如，图12显示了具有参考图lla和lib描述的互连结构的测试结构1200的顶;f见图。每一个互连结构都被标识为沿着测试结构1200的顶部的单独的列。还标识每一个单独地可选择的行。每一行都包括多个有源区和包括2个晶体管的每一个有源区。每一个互连结构1102a-f的每一个金属线都可以与一个或多个电流和/或电压检测电路连接在一起，以便检测在给定金属线上是否发生了电流流动和/或电压变化。电流和/或电压检测电路可以置于测试结构1100、1200的顶部和/或底部。下面将参考测试结构1100的测试单元1100a描述测试结构1100和1200如何用来定位金属、触点，以及通路断路和偏差的示例。如上文所讨论的，源极区1107与和电流源或电流接收器中的某一个连接在一起的Ml总线/接地线进行连接。如此，在激活沟道区1106时，可以形成到漏极区1105的沟道。通过多晶硅线1110(它还控制沟道区1108)来控制沟道区1106的激活。然后，可以在互连结构1102a和1102b的^f壬何金属线中检测电流流动和/或电压变化。如果在栅极激活之后没有电流流动或没有电压变化，那么，这表明，在有源区(例如，漏极1105)和检测的金属线之间的某处存在断路(故障)。例如，如果检测互连结构中的M2,并且没有检测到电流流动或电压变化，那么，可以按如下方式进行示范性诊断。因为漏极1105使用双通路与Ml连接，双通路断路不大可能是故障源。而比较有可能在Ml和M2之间存在通路断路或在M2中存在断路。为判断这两种可能性中的哪一种更有可能，则可以激活测试单元1100a上方和下方的测试单元，并检测M2线。如果在激活这些其他测试单元中的某一个测试单元时，检测到电流流动和/或电压变化，那么，通路故障更可能是原因。如果继续没有电流流动和/或电压变化，那么，M2中的断路更可能是原因。可以对于互连结构1102b进行类似的诊断。例如，如果检测1102b中的M3线，并且没有检测到预期的电流流动，那么，在互连结构1102b中的某处可能存在断路。因为漏极1109通过双通路与Ml进行连接，并且Ml利用双通路与M2进行连接，所以，这些不大可能是故障源。如此，故障源可能是在M2和M3之间的通路或M3中的断路。如果检测到测试单元1102b上方和下方的测试单元的正确操作，那么，通路是可能的故障。如果检测到误操作，那么，M3中的断路是可能的故障。通过测试由互连结构1102b中的M3线所服务的列中的每一个测试单元，并判断在哪个测试单元可检测故障，可以确定M3断路的可能的位置。对于互连结构1102c,可以进行类似的分析。可以:接如下方式对互连结构1102d-f进4于分一斤。每一个互连结构1102d-f都包括单个触点或连接给定互连结构的每一层的通路。例如，在激活测试单元1100d时，可以在互连结构1102d的M2线上检测电流流动和/或电压变化。不存在电流流动和/或电压变化表明存在故障。如果M2线上存在这样的电流流动和/或电压变化，那么，要么Ml和M2之间的通路存在问题，M2断路，或前面的一个或多个的对齐存在问题。可以激活测试单元1100d上方和下方的共享M2线的测试单元，并检测M2以便检测是否电流和/或电压变化。如果存在电流和/或电压变化，那么，单个Ml到M2通路或Ml到活性触点可能发生了故障(或不对准)。对于互连结构1102e-f中的每一个金属层，可以进行类似的分析。设计方法图13显示了基于诸如上文所描述的那些测试结构的ROM的进一步优化设计的示范性过程。上面的表1和2中所显示的故障模式，及上面的描述中所实现的其他故障模式，可以通过对布局进行少量的修改来加以强调或调整。例如，在表2的故障模式中，可以通过添加双通路和使用窄的线(强调金属断路的探测能力)或通过使用单通路和使用宽线(强调通路断路探测能力)或通过两者之间的某种东西，来调整金属断路对于通路断路的相对重要性。如图13所描述的，本示范性过程从步骤1302开始，对测试单元中的测试结构进行初步设计。在步骤1304中，为设计创建故障事件矩阵(被描述为图13中的微事件表)(如表1，2)。故障事件矩阵可以是定性的(如表1和2)或定量的(表达了在给定当前工艺条件下，发生这样的故障模式的概率)或半定量的(表达了比较有可能和不太有可能的行为)。在步骤1306中，对故障事件矩阵进行检查，以确定故障事件矩阵的对角线化的程度。在理想的情况下，故障事件矩阵是完全对角线的(如表2所示)，其中，一种故障模式可以同等地分配给一种电气症状。这叫做完全定位。表1显示了表多半是对角线的，因为单个位故障和整个SL故障两者都可以映射一种以上的故障模式的情况。在步骤1308中，如果故障事件矩阵不足够地对角线化(例如，小于对角线化的可以接受的阈值)，则修改当前设计，并重复步骤1304和1306。在步骤1310中，如果故障事件矩阵充分地对角线化(例如，高于对角线化的可以接受的阄值)，则停止优化，并接受当前设计作为最后的设计。如此，可以反复地修改设计，直到获得了可以接受的设计或直到考虑了所有合理的选项。应该认识到，图13中所描述的以及上文所描述的示范性过程可试结构和/或测试单元。还应该认识到，在执行图13中所描述的示范性过程时可以优化多个设计，然后，可以将优化的结果彼此进行比较，以判断最佳的设计。元布置到测试结构中的方式。本领域技术人员应该理解，涉及每一个中。可以对测试结构进行扩展，用于带有更多金属层以及带有更多晶体管种类的过程中，并可用于各种过程类型中。根据所呈现的示范性方面，其他修改和变化对于本领域技术人员是显而易见的。另外，讨论了特定的示例，这些示例被视为解决相关技术中的某些缺点。然而，此讨论不意味着将各种示例限制为实际解决这些缺点的方法和/或系统。权利要求1.一种用于定位缺陷的测试单元，包括第一有源区；基本上平行于所述第一有源区的第二有源区；基本上平行于所述第一和第二有源区的第三有源区；在所述第一和第二有源区之间形成的第四有源区；以及在所述第二和第三有源区之间形成的第五有源区，其中，所述第四和第五有源区是在所述第二有源区的相对的端部分的附近形成的，并且其中，所述第四和第五有源区基本上垂直于所述第二有源区。2.根据权利要求1所述的测试单元，其中，所述第一、第二、第三、第四以及第五有源区用直线以s形状布置。3.根据权利要求1所述的测试单元，其中，所述第一、第二、第三、第四以及第五有源区用直线以反s形状布置。4.根据权利要求1所述的测试单元，进一步包括位于所述第四有源区的一部分上方的第一选择线段；以及位于所述第五有源区的一部分上方的第二选择线段。5.根据权利要求4所述的测试单元，其中，所述笫一和第二选择线段基本上平行于所述第一、第二以及第三有源区。6.根据权利要求4所述的测试单元，进一步包括位于所述第一、第二以及第三有源区的第一端部分上方的第一检测线段；以及位于所述第一、第二以及第三有源区的第二端部分上方的第二检测线段，其中，所述第一和第二端部分是所述第一、第二以及第三有源区的相对的端部。7.根据权利要求6所述的测试单元，其中，所述第一和第二检测线段基本上垂直于所述第一和第二选择线段。8.根据权利要求6所述的测试单元，进一步包括位于所述第一、第二和第三有源区的中间部分上方的总线线段，其中，所述总线线段位于所述第一和第二检测线段之间。9.根据权利要求8所述的测试单元，其中第一晶体管由所述笫一有源区、所述第二有源区、所述第四有源区、所述第一选择线段、所述第一和第二检测线的某些部分以及总线线段的一部分进行限定；以及第二晶体管由所述第二有源区、所述第三有源区、所述第五有源区、所述第二选择线段、所述第一和第二检测线的某些部分以及总线线段的一部分进行限定。10.根椐权利要求9所述的测试单元，其中，所述第一和第二晶体管由四个象限进行限定，每一个象限都对应于可以被读取以检测和定位一个或多个所述象限的故障的比特位置。11.根据权利要求8所述的测试单元，其中，所述第四有源区是在所述第一和第二有源区的所述第二端部分的附近形成的，其中，所述第五有源区是在所述第二和第三有源区的所述笫一端部分的附近形成的，并进一步包括在所述第一有源区的所述第一端部分和位于所述第一有源区的所述第一端部分上方的所述第一检测线段之间形成的第一触点；在所述第二有源区的所述中间部分和位于所述第二有源区的所述中间部分上方的所述总线线段之间形成的第二触点；以及在所述第三有源区的所述第二端部分和位于所述第三有源区的所述第二端部分上方的所述第二检测线段之间形成的第三触点。12.根据权利要求8所述的测试单元，其中，所述第四有源区是在所述第一和第二有源区的所述第一端部分的附近形成的，其中，所述第五有源区是在所述第二和第三有源区的所述第二端部分的附近形成的，并进一步包括在所述第一有源区的所述第二端部分和位于所述第一有源区的所述第二端部分上方的所述第二检测线段之间形成的第一触点；在所述第二有源区的所述中间部分和位于所迷第二有源区的所述中间部分上方的所迷总线线段之间形成的第二触点；以及在所述第三有源区的所述第一端部分和位于所述第三有源区的所述第一端部分上方的所述第一检测线段之间形成的第三触点。13.—种形成用于定位缺陷的测试单元的方法，包括形成第一有源区；基本上平行于所述第一有源区的第二有源区；形成基本上平行于所述第一和第二有源区的第三有源区；形成在所述第一和第二有源区之间形成的第四有源区；以及形成在所述笫二和第三有源区之间形成的第五有源区，其中，所述第四和第五有源区是在所述第二有源区的相对的端部分的附近形成的，并且其中，所述第四和第五有源区基本上垂直于所述第二有源区。14.根据权利要求13所述的方法，进一步包括形成位于所述第四有源区的一部分上方的第一选择线段；形成位于所述第五有源区的一部分上方的第二选择线段，其中，所述第一和第二选择线段基本上平行于所述第一、第二以及第三有源区；形成位于所述第一、第二以及第三有源区的第一端部分上方的第一检测线段；形成位于所述第一、第二以及第三有源区的第二端部分上方的第二检测线段，其中，所述第一和第二端部分是所述第一、第二以及第三有源区的相对的端部，其中，所述第一和第二检测线段基本上垂直于所述第一和第二选择线段；以及形成位于所述第一、第二和第三有源区的中间部分上方的总线线段，其中，所述总线线段位于所述第一和第二检测线段之间。15.根据权利要求14所述的方法，其中第一晶体管由所述第一有源区、所述第二有源区、所述第四有源区、所述第一选择线段、所述第一和第二检测线的某些部分以及总线线段的一部分进行限定；以及第二晶体管由所迷笫二有源区、所述第三有源区、所述笫五有源区、所述第二选择线段、所述第一和第二检测线的某些部分以及总线线段的一部分进行限定。16.根据权利要求15所述的方法，其中，所述第一和第二晶体管由四个象限进行限定，每一个象限都对应于一个比特位置，并进一步包括在形成所述第一、第二、第三、笫四以及第五有源区、所述第一和第二选择线段、所述第一和第二检测线线以及所述总线线段之后向所述总线线段提供电源；激活所述第一选择线段；激活所述第二选择线段；检测所述第一检测线段上的电压变化或电流，以读取一个或多个所述象限以检测和定位在一个或多个所述象限的故障；以及检测所述第二检测线段上的电压变化或电流，以读取一个或多个所述象限以检测和定位一个或多个所述象限的故障。17.根据权利要求16所述的方法，其中，所述第四有源区是在所述第一和第二有源区的所述第二端部分的附近形成的，其中，所述第五有源区是在所述第二和第三有源区的所述第一端部分的附近形成的，并进一步包括在所述第一有源区的所述第一端部分和位于所述第一有源区的所述第一端部分上方的所述第一检测线段之间形成的第一触点；在所述第二有源区的所述中间部分和位于所述第二有源区的所述中间部分上方的所述总线线段之间形成的第二触点；以及在所述第三有源区的所述第二端部分和位于所述第三有源区的所述第二端部分上方的所述第二检测线段之间形成的第三触点。18.根据权利要求17所述的方法，进一步包括检测下列部位中的一个或多个中的故障所述第一有源区；所述第三有源区；所述第一触点；所述第二触点；所述第一选择线段；所述第二选择线段；所述第一检测线段；所述第二检测线段；所述总线线段；在所述总线和所述第一或第二检测线段之间；以及在其中一个所述检测线段和其中一个所迷选择线段之间。19.根据权利要求17所述的方法，进一步包括如果在所述第一检测线段或者所述第二检测线段上没有检测到电压变化或电流，则判断所述第二触点中存在断路；如果在所述第一检测线段或者所述第二检测线段上没有检测到电压或电流，则判断所述第二触点中存在断路；如果在所述第一检测线段上没有检测到电压或电流但是在所述第二检测线段上检测到电压或电流，则判断在所述第一触点中存在断路；以及如果在所述第二检测线段上没有检测到电压或电流但是在所述第一检测线段上检测到电压或电流，则判断在所述第二触点中存在断路。20.根据权利要求14所述的方法，其中，所述第四有源区是在所述第一和第二有源区的所述第一端部分的附近形成的，其中，所述第五有源区是在所述第二和第三有源区的所迷第二端部分的附近形成的，并进一步包括在所述笫一有源区的所述第二端部分和位于所述第一有源区的所述第二端部分上方的所述第二检测线段之间形成的第一触点；在所述第二有源区的所述中间部分和位于所述第二有源区的所述中间部分上方的所述总线线段之间形成的第二触点；以及在所述第三有源区的所述第一端部分和位于所述第三有源区的所述第一端部分上方的所述第一检测线段之间形成的第三触点。21.—种制造集成电路芯片的方法，所述方法包括使用集成电路制造线在测试晶片的一部分上形成第一有源区；在所述测试晶片的所述部分形成基本上平行于所述第一有源区的第二有源区；在所述测试晶片的所述部分形成基本上平行于所述第一和第二有源区的第三有源区；在所述测试晶片的所述部分形成在所迷第一和第二有源区之间形成的第四有源区；在所述测试晶片的所述部分形成在所述第二和第三有源区之间形成的第五有源区，其中，所述第四和笫五有源区是在所述第二有源区的相对的端部分的附近形成的，并且其中，所述第四和第五有源区基本上垂直于所述第二有源区；对所述测试晶片的所述部分进行检查，以检测和定位缺陷；基于所述测试晶片的所述部分的所述检查结果，调整所述集成电路制造线；使用所述经过调整的集成电路制造线，在生产晶片上制造集成电路小片；将所述生产晶片上的所述集成电路小片切成集成电路芯片；以及封装所述集成电路芯片。22.—种制造集成电路芯片的方法，所述方法包括使用集成电路制造线，在晶片上制造集成电路小片；使用所述集成电路制造线，在所述晶片上的两个相邻集成电路小片之间在所述晶片上划线区域的一部分上形成第一有源区；在所述划线区域的所述部分形成基本上平行于所述第一有源区的第二有源区；有源区的第"三"有源区在所述划线区域的所述部分形成在所述第一和第二有源区之间形成的第四有源区；在所述划线区域的所述部分形成在所述第二和第三有源区之间形成的第五有源区，其中，所述第四和第五有源区是在所述第二有源区的相对的端部分的附近形成的，并且其中，所述第四和第五有源区基本上垂直于所述笫二有源区；沿着所述划线区域将所述晶片上的所述集成电路小片切成集成电路芯片；以及封装所述集成电路芯片。23.根据权利要求22所述的方法，进一步包括在切割所述集成电路小片之前，对所述晶片上的所述划线区域的所述部分进行检查，以检测和定位缺陷；基于所述划线区域的所述部分的所述检查结果，调整所述集成电路制造线；使用所述经过调整的集成电路制造线，在随后的晶片上制造集成电路小片；将所述随后的晶片上的所述集成电路小片切成集成电路芯片；以及封装所述集成电路芯片。24.—种用于定位缺陷的测试单元阵列，包括第一组测试单元；连接所述第一組测试单元的所述测试单元的第一金属层；将所述第一组测试单元的所述测试单元连接到所述第一金属层的一个或多个触点的集合；第二组测试单元，其中，所述第一组是所述第二组的真子集；连接所述第二组测试单元的所述测试单元的第二金属层；以及将所述第二金属层连接到所述第一金属层的一个或多个通路的第一集合，其中，基于所述第一和第二组测试结构中的发生故障的测试单元的数量，定位在一个或多个触点的所述集合、一个或多个通路的所述第一集合，或所述第一和第二金属层中的故障。25.根据权利要求24所述的测试单元阵列，其中如果所述笫一组测试结构中的其中一个所述测试单元发生故障而所述第一组测试结构中的另一个所述测试单元未发生故障，则识别出一个或多个触点的所述集合中存在断路。26.根据权利要求24所述的测试单元阵列，其中如果所述第一组测试结构中的所有测试单元都发生故障，则识别出在一个或多个通路的所述第一集合中存在断路或识别出在所述第一金属层中存在断路。27.根据权利要求26所述的测试单元阵列，其中，一个或多个通路的所述第一集合包括两个或更多通路，并且其中，如果所述第一组测试结构中的所有测试单元都发生故障，则识别出在所述第一金属层中存在断路。28.根据权利要求26所述的测试单元阵列，其中，所述第一金属层包括金属线路，其中，所述第一金属层中的所述金属线路的宽度从额定厚度增加，并且其中，如果所述第一组测试结构中的所有测试单元都发生故障，则识别出在一个或多个通路的所述第一集合中存在断路。29.根据权利要求24所述的测试单元阵列，进一步包括第三组测试单元，其中，所述第二组是所述第三组的真子集；连接所述第三组测试单元的所述测试单元的第三金属层；以及将所述第三金属层连接到所述第二金属层的通路的第二集合，其中，基于所述第二组测试结构中的发生故障的测试单元的数量，识别一个或多个通路的所述第二集合或所述第二金属层中的故障。30.根据权利要求29所述的测试单元阵列，其中如果所述第二组测试结构中的所有测试单元都发生故障，则识别出在一个或多个通路的所述第二集合中存在断路或在所述第二金属层中存在断路。31.根据权利要求29所述的测试单元阵列，进一步包括第四组测试单元，其中，所述第三组是所述笫四组的真子集；连接所述第四组测试单元的所述测试单元的第四金属层；以及将所述第四金属层连接到所述第三金属层的一个或多个通路的第三集合，其中，基于所述第三组测试结构中的发生故障的测试单元的数量，识别一个或多个通路的所述第三集合或所述第三金属层中的故障。32.根据权利要求31所述的测试单元阵列，其中如果所述第三组测试结构中的所有测试单元都发生故障，则识别出在一个或多个通路的所述第三集合中存在断路或在所述第三金属层中存在断路。33.根据权利要求31所述的测试单元阵列，其中所述第一组测试单元包括两个测试单元;所述第二组测试单元包括四个测试单元；所述第三组测试单元包括八个测试单元；以及所述第四组测试单元包括十六个测试单元。34.根据权利要求33所述的测试单元阵列，其中所述笫四组测试单元包括所述第三组测试单元的两个集合；所述第三组测试单元包括所述第二组测试单元的两个集合；以及所述第二组测试单元包括所述第一组测试单元的两个集合。35.根据权利要求24所述的测试单元阵列，进一步包括第n组测试单元，其中，第(n-l)组测试单元是第n组的真子集，其中，第n组包括2An个测试单元，其中，第(n-l)组包括2A(n-l)个测试单元以及其中，第n组包括第(n-l)组测试单元的两个集合，其中，第(n-l)组包括第(n-2)组测试单元的两个集合；连接第n组测试单元的测试单元的第n金属层；以及将第n金属层连接到第(ii-l)金属层的一个或多个通路的第(n-l)集合，其中，基于第(n-l)组测试结构中的发生故障的测试单元的数量，识别一个或多个通路的第(n-l)集合或第(n-l)金属层中的故障。36.—种形成用于定位缺陷的测试单元阵列的方法，包括形成第一组测试单元；形成连接所述第一组测试单元的所述测试单元的第一金属层；形成将所述第一组测试单元的所述测试单元连接到所述第一金属层的一个或多个触点的集合；形成第二组测试单元，其中，所述第一组是所述第二组的真子集；形成连接所述第二組测试单元的所述测试单元的第二金属层；以及形成将所述第二金属层连接到所述第一金属层的一个或多个通路的第一集合；以及基于所述第一和第二组测试结构中的发生故障的测试单元的数量，定位在一个或多个触点的所述集合、一个或多个通路的所述第一集合，或第一和第二金属层中的故障。37.根据权利要求36所述的方法，其中，定位故障的过程包括如果所述笫一組测试结构中的其中一个所述测试单元发生故障而所述第一组测试结构中的另一个所述测试单元未发生故障，则识别出在一个或多个触点的所述集合中存在断路。38.根据权利要求36所述的方法，其中，定位故障的过程包括如果所述第一组测试结构中的所有测试单元都发生故障，则识别出在一个或多个通路的所述第一集合中存在断路或在所述第一金属层中存在断路。39.根据权利要求38所述的方法，其中，一个或多个通路的所述第一集合包括两个或更多通路，并且其中，如果所述第一组测试结构中的所有测试单元都发生故障，则识别出在所述第一金属层中存在断路。40.根据权利要求38所述的方法，其中，所述第一金属层包括金属线路，其中，所迷笫一金属层中的所述金属线路的宽度从额定厚度增加，并且其中，如果所述第一组测试结构中的所有测试单元都发生故障，则识别出在一个或多个通路的所述第一集合中存在断路。41.根据权利要求36所述的方法，进一步包括形成第三组测试单元，其中，所述第二组是所述笫三组的真子集；形成连接所述第三組测试单元的所述测试单元的第三金属层；形成将所述第三金属层连接到所述第二金属层的通路的第二集合；以及基于所述第二组测试结构中的发生故障的测试单元的数量，识别一个或多个通路的所迷第二集合或所述第二金属层中的故障。42.根据权利要求41所述的方法，其中，识别一个或多个通路的所述第二集合或所述第二金属层中的故障的过程包括如果所述第二组测试结构中的所有测试单元都发生故障，则识别出在一个或多个通路的所述第二集合中存在断路或在所述第二金属层中存在断路。43.根据权利要求41所述的测试结构，进一步包括形成第四组测试单元，其中，所述第三组是所述第四组的真子集；形成连接所述第四组测试单元的所述测试单元的第四金属层；形成将所述第四金属层连接到所述第三金属层的一个或多个通路的第三集合；以及基于所述第三组测试结构中的发生故障的测试单元的数量，识别一个或多个通路的所述第三集合或所述第三金属层中的故障。44.根据权利要求43所述的方法，其中，识别一个或多个通路23页的所述第三集合或所述第三金属层中的故障的过程包括如果所述第三组测试结构中的所有测试单元都发生故障，则识别出在一个或多个通路的所述第三集合中存在断路或在所述第三金属层中存在断路。45.—种制造集成电路芯片的方法，所述方法包括使用集成电路制造线在测试晶片的一部分上形成笫一组测试单元；在所述测试晶片的所述部分形成连接所述第一组测试单元的所述测试单元的第一金属层；在所述测试晶片的所述部分形成将所述第一组测试单元的所述测试单元连接到所述第一金属层的一个或多个触点的集合；在所述测试晶片的所述部分形成笫二组测试单元，其中，所述第一组是所述第二组的真子集；在所述测试晶片的所述部分形成连接所述笫二组测试单元的所述测试单元的第二金属层；在所述测试晶片的所述部分形成将所述第二金属层连接到所述第一金属层的一个或多个通路的第一集合；基于所述第一和第二组测试结构中的发生故障的测试单元的数量，定位在一个或多个触点的所述集合、一个或多个通路的所述第一集合，或第一和第二金属层中的故障；基于已定位的故障，调整所述集成电路制造线；使用所述经过调整的集成电路制造线，在生产晶片上制造集成电路小片；将所述生产晶片上的所述集成电路小片切成集成电路芯片；以及封装所述集成电路芯片。46.—种制造集成电路芯片的方法，所述方法包括使用集成电路制造线，在晶片上制造集成电路小片；使用所述集成电路制造线，在所述晶片上的两个相邻集成电路小片之间在所述晶片上划线区域的一部分上形成第一组测试单元；在所述划线区域的所述部分形成连接所述第一组测试单元的所述测试单元的第一金属层；在所述划线区域的所述部分形成将所述第一组测试单元的所述测试单元连接到所述第一金属层的一个或多个触点的集合；在所述划线区域的所述部分形成第二组测试单元，其中，所述第一组是所述第二组的真子集；在所述划线区域的所述部分形成连接所述第二组测试单元的所述测试单元的第二金属层；在所述划线区域的所述部分形成将所述第二金属层连接到所述第一金属层的一个或多个通路的第一集合；沿着所述划线区域将所述晶片上的所述集成电路小片切成集成电路芯片；以及封装所述集成电路芯片。47.根据权利要求46所述的方法，进一步包括在切割所述集成电路小片之前，基于所述第一和第二组测试结构中的发生故障的测试单元的数量，定位在一个或多个触点的所述集合、一个或多个通路的所述第一集合，或第一和第二金属层中的故障；基于已定位的故障，调整所述集成电路制造线；使用所述经过调整的集成电路制造线，在随后的晶片上制造集成电路小片；将所述随后的晶片上的所述集成电路小片切成集成电路芯片；以及封装所述集成电路芯片。48.—种用于定位缺陷的测试单元，包括检测线段；具有源极、漏极以及栅极的晶体管；以及连接到所述晶体管的所述源极或漏极的节点，其中，所述节点通过一个间隙与检测线段分离，并且其中，所述检测线段被配置为被读取，以识别所述间隙中的短路。49.根据权利要求48所述的测试单元，进一步包括连接到所述晶体管的所述栅极的选择线段。50.根据权利要求48所述的测试单元，进一步包括具有下列各项的梳状结构连接到所述检测线段的齿的第一集合；以及连接到所述节点的齿的第二集合，其中，齿的所述第一和第二集合互相交错，而不彼此接触，以在齿的所述第一和第二集合的交替的齿之间限定间隙。51.根据权利要求50所述的测试单元，其中，所述梳状结构包括在第一金属层上形成的第一梳状结构；在第二金属层上形成的第二梳状结构，其中，所述第一和第二梳状结构连接到所述晶体管；以及其中，所述检测线包括在所述第一金属层中形成的第一检测线段，其中，所述第一检测线段连接到所述第一金属层中的所述第一梳状结构，并且，其中，读取所述第一检测线段以识别所述第一金属层中的所述第一梳状结构中的短路；并且在所述第二金属层中形成的第二检测线段，其中，所述第二检测线段连接到所迷第二金属层中的所述第二梳状结构，并且，其中，读取所述第二检测线段以识别所述第二金属层中的所述第二梳状结构中的短路。52.根据权利要求51所述的测试单元，进一步包括连接到所述第一检测线段和所述笫二检测线段的多路复用器。53.根据权利要求48所述的测试单元，其中，在岛上形成所述节点，其中，在所述岛周围形成所述检测线，用包围着所述岛的间隙将所述岛与所述周围的检测线隔离。54.根据权利要求53所述的测试单元，进一步包括具有下列各项的梳状结构从所述周围的检测线段朝着所述岛的方向延伸的齿的第一集合；以及从所述岛朝着所述检测线段的方向延伸的齿的第二集合，其中，齿的所述笫一和第二集合互相交错，而不彼此接触，以在齿的所述第一和第二集合交替的齿之间限定间隙。55.根据权利要求53所述的测试单元，其中，所述岛从第一金属层延伸到至少第二金属层。56.根据权利要求55所述的测试单元，其中，所述检测线包括在所述第一金属层中形成的第一检测线段，其中，在所述第一金属层中在所述岛周围形成所述第一检测线段，以及，其中，读取所述第一检测线段以识别所述节点和所述笫一金属层中的所述第一检测线段之间的所述间隙中的短路；以及在所述第二金属层中形成的第二检测线段，其中，在所述第二金属层中在所述岛周围形成所述第二检测线段，以及，其中，读取所述第二检测线段以识别所述节点和所述第二金属层中的所述第二检测线段之间的所述间隙中的短路。57.根据权利要求56所述的测试单元，进一步包括连接到所述第一检测线段和所述第二检测线段的多路复用器。58.—种形成用于定位缺陷的测试单元的方法，包括形成检测线段；形成具有源极、漏极以及栅极的晶体管；以及形成连接到所述晶体管的所述源极或漏极的节点，其中，所述节点通过间隙与所述检测线段分离；读取所述检测线段以识别所述间隙中的短路。59.根据权利要求58所述的方法，进一步包括形成连接到所述晶体管的所述栅极的选择线段。60.根据权利要求58所述的方法，进一步包括形成具有下列各项的梳状结构连接到所述检测线段的齿的第一集合；以及连接到所述节点的齿的第二集合，其中，齿的所述笫一和第二集合互相交错，而不彼此接触，以在齿的所述第一和第二集合的交替的齿之间限定间隙。61.根据权利要求58所述的方法，其中，形成所述梳状结构的过程包括在第一金属层上形成第一梳状结构；在第二金属层上形成第二梳状结构，其中，所述第一和第二梳状结构连接到所述晶体管；以及其中，形成所述检测线的过程包括在所述第一金属层中形成第一检测线段，其中，所述第一检测线段连接到所述第一金属层中的所述第一梳状结构，并且，其中，读取所述第一检测线段以识别所述第一金属层中的所述第一梳状结构中的短路；并且在所述第二金属层中形成第二检测线段，其中，所述第二检测线段连接到所述第二金属层中的所述第二梳状结构，并且，其中，读取所述第二检测线段以识别所述第二金属层中的所述第二梳状结构中的短路。62.根据权利要求61所述的方法，进一步包括将多路复用器连接到所述第一检测线段和所述第二检测线段。63.根据权利要求58所述的方法，其中，在岛上形成所述节点，其中，在所述岛周围形成所述检测线，用包围着所述岛的间隙将所述岛与所述周围的检测线隔离。64.根据权利要求63所述的方法，进一步包括形成具有下列各项的梳状结构从所述周围的检测线段朝着所述岛的方向延伸的齿的第一集合；以及从所述岛朝着所述检测线段的方向延伸的齿的第二集合，其中，齿的所述第一和第二集合互相交错，而不彼此接触，以在齿的所述第一和第二集合交替的齿之间限定间隙。65.根据权利要求63所述的方法，其中，所述岛从第一金属层延伸到至少第二金属层。66.根据权利要求65所述的方法，其中，形成检测线段的过程包括在所述第一金属层中形成第一检测线段，其中，在所述第一金属层中在所述岛周围形成所述第一检测线段，以及，其中，读取所述笫一检测线段以识别所述节点和所述第一金属层中的所述第一检测线段之间的所述间隙中的短路；以及在所述第二金属层中形成第二检测线段，其中，在所述第二金属层中在所述岛周围形成所述第二检测线段，以及，其中，读取所述第二检测线段以识别所述节点和所述第二金属层中的所迷第二检测线段之间的所述间隙中的短路。67.根据权利要求66所述的方法，进一步包括将多路复用器连接到所述第一检测线段和所述第二检测线段。68.—种制造集成电路芯片的方法，所述方法包括使用集成电路制造线在测试晶片的一部分上形成检测线段；在所述测试晶片的所述部分形成具有源极、漏极以及栅极的晶体管；形成连接到所述晶体管的所述源极或漏极的节点，其中，所述节点通过位于所述测试晶片的所述部分的间隙与所述检测线段分离；读取所述检测线段以识另ij所述间隙中的短路；基于所述识别的短路，调整所述集成电路制造线；使用所述经过调整的集成电路制造线，在生产晶片上制造集成电路小片；将所述生产晶片上的所述集成电路小片切成集成电路芯片；以及封装所述集成电路芯片。69.—种制造集成电路芯片的方法，所述方法包括使用集成电路制造线，在晶片上制造集成电路小片；使用所述集成电路制造线，在所述晶片上的两个相邻集成电路小片之间在所述晶片上划线区域的一部分上形成检测线段；在所述划线区域的所述部分形成具有源极、漏极以及栅极的晶体管；形成连接到所述晶体管的所述源极或漏极的节点，其中，所迷节"将所述晶片上,的所k集成电P路小片切i""集成电路芯,片；以及封装所述集成电路芯片。70.根据权利要求69所述的方法，进一步包括在切割所述集成电路小片之前，读取所述检测线段以识别所迷间隙中的短路；基于所述识别的短路，调整所述集成电路制造线；使用所述经过调整的集成电路制造线，在随后的晶片上制造集成电路小片；将所述随后的晶片上的所述集成电路小片切成集成电路芯片；以及封装所述集成电路芯片。71.—种用于定位缺陷的测试单元，包括检测线段；连接到所述检测线的测试结构；具有源极、漏极以及栅极的晶体管；以及连接到所述测试结构和所述晶体管的所述源极或漏极的节点，其中，所述检测线段被配置为被读取，以识别所述测试结构中的断路。72.根据权利要求71所述的测试单元，进一步包括连接到所述晶体管的所述栅极的选择线段。73.根据权利要求71所述的测试单元，其中，所述测试结构是蛇形线、通路链或通路。74.根据权利要求71所述的测试单元，其中，所述测试单元被复制到测试单元阵列中，所述测试单元阵列包括第一测试单元，其中，所述第一测试单元的所述测试结构是位于在第一金属层中形成的第一线段和在位于所述第一金属层上方的第二金属层中形成的第二线段之间的通路，其中，所述第二金属线段充当所述第一测试单元的所述检测线段，并且，其中，所述第一金属线段使用两个或更多冗余通路连接到所述第一测试单元的所述晶体管的所述源极或漏极；以及第二测试单元，其中，所述第二测试单元的所述测试结构是位于在所述第二金属层中形成的笫三线段和在位于所述第二金属层上方的第三金属层中形成的第四线段之间的通路，其中，所述第四金属线段充当所述第二测试单元的所述检测线段，其中，所述第三金属线段使用两个或更多冗余通路连接到所述第一金属层中形成的第五金属线段，以及，其中，所述第五金属线段使用两个或更多冗余通路连接到所述笫二测试单元的所述晶体管的所述源极或漏极。75.根据权利要求74所述的测试单元，其中，所述第一测试单元与测试单元阵列中的所述第二测试单元直接相邻。76.根据权利要求75所述的测试单元，其中，所迷第一和第二测试单元的所述晶体管彼此紧密相邻，并共享公共源极或漏极。77.根据权利要求76所述的测试单元，进一步包括使用两个或更多冗余通路直接连接到所述公共源极或漏极的总线线段。78.根据权利要求75所述的测试单元，其中，所述测试单元阵列进一步包括与所述第一测试单元直接相邻的第三测试单元，其中，所述第一和第二线段从所述第一测试单元延伸到所述第三测试单元中，其中，所述第三测试单元的所述测试结构是位于所述第一线段和所述第二线段之间的通路，其中，所述第二金属线段充当所述第三测试单元的所述检测线段，并且，其中，所述第一金属线段使用两个或更多通路连接到所述第三测试单元的所述晶体管的所述源极或漏极。79.根据权利要求78所述的测试单元，其中，如果所述第一和第三测试单元两者都发生故障，则识别出在所述第一和第三测试单元的所述检测线段中存在断路。80.根据权利要求78所述的测试单元，其中，如果所述第一或第三测试单元中的一个发生故障但不是两者都发生故障，则识别出在所述第一或第三测试单元中的所述第一线段和所述第二线段之间的所述通路中存在断路。81.—种形成用于定位缺陷的测试单元的方法，包括形成检测线段；形成连接到所述检测线的测试结构；形成具有源极、漏极以及栅极的晶体管；以及形成连接到所述测试结构和所述晶体管的所述源极或漏极的节点，其中，所述检测线段被配置为被读取，以识别所述测试结构中的断路。82.根据权利要求81所述的方法，进一步包括形成连接到所述晶体管的所述栅极的选择线段。83.根据权利要求81所述的方法，其中，所述测试结构是蛇形线、通路链或通路。84.根据权利要求81所述的方法，进一步包括将所述测试单元复制到测试单元阵列中，所述测试单元阵列包括:第一测试单元，其中，所述第一测试单元的所述测试结构是位于在第一金属层中形成的第一线段和在位于所述第一金属层上方的第二金属层中形成的第二线段之间的通路，其中，所述第二金属线段充当所述第一测试单元的所述检测线段，并且，其中，所述第一金属线段使用两个或更多冗余通路连接到所述第一测试单元的所述晶体管的所述源极或漏极；以及第二测试单元，其中，所述第二测试单元的所述测试结构是位于在所述第二金属层中形成的第三线段和在位于所述笫二金属层上方的第三金属层中形成的第四线段之间的通路，其中，所述第四金属线段充当所述第二测试单元的所述检测线段，其中，所述第三金属线段使用两个或更多冗余通路连接到所述第一金属层中形成的笫五金属线段，以及其中，所述第五金属线段使用两个或更多冗余通路连接到所述第二测试单元的所述晶体管的所述源极或漏极。85.根据权利要求84所述的方法，其中，所述第一测试单元与测试单元阵列中的所述第二测试单元直接相邻。86.根据权利要求85所述的方法，其中，所述第一和第二测试单元的所述晶体管彼此紧密相邻，并共享公共源极或漏极。87.根据权利要求86所述的方法，进一步包括的总线线段。88.根据权利要求85所述的方法，其中，所述测试单元阵列进一步包括与所述第一测试单元直接相邻的笫三测试单元，其中，所述第一和第二线段从所述第一测试单元延伸到所述第三测试单元中，其中，所述第三测试单元的所述测试结构是位于所述第一线段和所述第二线段之间的通路，其中，所述第二金属线段充当所述第三测试单元的所述检测线段，并且其中，所述第一金属线段使用两个或更多冗余通路连接到所述第三测试单元的所述晶体管的所述源极或漏极。89.根据权利要求88所述的方法，进一步包括如果所述第一和第三测试单元两者都发生故障，则识别出在所述第一和第三测试单元的所述检测线段中存在断路。90.根据权利要求88所述的方法，进一步包括如果所述第一或第三测试单元中的一个发生故障但不是两者都发生故障，则识别出在所述第一或第三测试单元中的所述第一线段和所述第二线段之间的所述通路中存在断路。91.一种制造集成电路芯片的方法，所述方法包括使用集成电路制造线在测试晶片的一部分上形成检测线段；在所述测试晶片的所述部分形成连接到所述检测线的测试结构；在所述测试晶片的所述部分形成具有源极、漏极以及栅极的晶体管；在所述测试晶片的所述部分形成连接到所述测试结构和所述测试晶片的所述源极或漏极的节点，其中，所述检测线段被配置为被读取，以识别所述测试结构中的断路；基于所述识别的断路，调整所述集成电路制造线；使用所述经过调整的集成电路制造线，在生产晶片上制造集成电路小片；将所述生产晶片上的所述集成电路小片切成集成电路芯片；以及封装所述集成电路芯片。92.—种制造集成电路芯片的方法，所述方法包括使用集成电路制造线，在晶片上制造集成电路小片；使用所述集成电路制造线，在所述晶片上的两个相邻集成电路小片之间在所述晶片上划线区域的一部分上形成检测线段；在所述划线区域的所述部分形成具有源极、漏极以及栅极的晶体管；在所述划线区域的所述部分形成连接到所述测试结构和所述晶体管的所述源极或漏极的节点，其中，所述检测线段被配置为被读取，以识别所述测试结构中的断路；将所述晶片上的所述集成电路小片切成集成电路芯片；以及封装所述集成电路芯片。93.根据权利要求92所述的方法，进一步包括在切割所述集成电路小片之前，读取所述检测线段以识别所述测试结构中的断路；基于所述识别的断路，调整所述集成电路制造线；使用所述经过调整的集成电路制造线，在随后的晶片上制造集成电路小片；将所述随后的晶片上的所述集成电路小片切成集成电路芯片；以及封装所述集成电路芯片。94.一种形成用于定位缺陷的测试单元的方法，包括a)获取所述测试单元中的测试结构的初步设计；b)创建用于所述设计的故障事件矩阵，其中，所述故障事件矩阵包括故障类型和故障的症状之间的关联；c)对所述故障事件矩阵进行检查，以确定所述故障事件矩阵的对角线化的程度；d)如果所述故障事件矩阵的对角线化的所述程度小于可以接受的阈值，则对所述设计进行4务改，并重复b)、c)，以及d);以及e)如果所述故障事件矩阵的对角线化的所述程度符合或超过所述可以接受的阈值，则接受所述设计为最后的设计。95.根据权利要求94所述的方法，其中，定性地描绘故障的所述症状。96.根据权利要求94所述的方法，其中，定量地描绘故障的所述症状。97.根据权利要求94所述的方法，其中，半定量地描绘故障的所述症状。98.根据权利要求94所述的方法，其中，修改所述设计的过程包括添力口双通路。99.根据权利要求94所述的方法，其中，修改所述设计的过程包括调整线路的所述宽度。全文摘要一种用于定位缺陷的测试单元(100)，包括第一有源区(110)、基本上平行于第一有源区的第二有源区(120)、基本上平行于第一和第二有源区的第三有源区(130)、在第一和第二有源区之间形成的第四有源区(115)，以及在第二和第三有源区之间形成的第五有源区(125)。第四和第五有源区是在第二有源区的相对的端部分的附近形成的。第四和第五有源区还基本上垂直于第二有源区。文档编号H01L23/58GK101268541SQ200580051313公开日2008年9月17日申请日期2005年6月16日优先权日2005年6月16日发明者布莱恩·斯蒂尼,斯特凡诺·托奈罗,维克特·基齐,马克·茨沃尔德申请人:Pdf全解公司