专利名称：半导体装置的制作方法
技术领域：
本发明涉及半导体装置。
背景技术：
以前，在焊盘(衬垫层)的下方配置MOS晶体管等半导体器件时由于焊接时的应力等而往往会损害MOS晶体管等半导体器件的特性，在半导体芯片上，在俯视图上看分离设置焊盘形成部和形成有半导体器件的区。可是近年来随着半导体芯片的精细化和集成化而迫切期望在焊盘的下方也配置半导体器件。在特开2002-319587号公报中公开了这样的技术的一个例子。
专利文件1特开2002-319587号公报。
发明内容
本发明的目的在于提供一种能在电极垫的下方设置半导体器件并且可靠性高的半导体装置。
(1)本发明的半导体装置包括具有器件形成区和设置在该器件形成区周围的器件分离区的半导体层；形成在所述器件形成区内的器件；设置在所述半导体层上面的层间绝缘层；以及在俯视图上与所述器件一部分重复的电极垫，该电极垫是设置在所述层间绝缘层的上面、并且平面形状为具有短边和长边的长方形的电极垫；其中，在所述半导体层中，所述电极垫的所述短边的垂直下方朝向外侧的规定范围是器件禁止区。
在本发明的半导体装置中，位于电极垫的下方的半导体层的至少一部分是器件形成区，在从电极垫短边朝向外侧定位的规定区上设置器件禁止区。在从电极垫的短边朝向外侧定位的规定区因形成电极垫而容易产生应变从而又容易引起应力。因此在配置在该区的上面的层间绝缘层上容易产生裂纹，例如在该区设置MOS晶体管等半导体器件的场合，就可能成为使MOS晶体管的特性劣化的一个原因。因此，在本发明的半导体装置中，是通过把该规定的区作为器件禁止区来避开所述问题的，并且在位于电极垫的下方的半导体层上设置器件形成区，在电极垫下即使设置半导体器件也没有问题的地方配置半导体器件。也就是说，按照本发明，是在电极垫的下方，即使设置半导体器件也不会对可靠性产生影响的地方积极地配置半导体器件，而另一方面，在认为损害可靠性的地方不配置半导体器件，借此可以提供力图提高精细化和可靠性的半导体装置。
在本发明中，所谓器件区是指形成MIS晶体管、二极管和电阻等各种器件的区。另外，在本发明中，在说到设置在特定的A层(以下称为“A层”)的上面的特定的B层(以下称为“B层”)时，是包含在A层的上面直接设置B层的场合和在A层的上面隔着其它的层设置B层的场合。
与本发明有关的半导体装置可以采用下述的实施例。
(2)在与本发明有关的半导体装置中，所述器件禁止区可以是从所述电极垫的所述短边的垂直下方朝向外侧具有1.0μm至2.5μm的距离的范围。
(3)在本发明的半导体装置中，包括钝化层，所述钝化层位于所述电极垫的上面，具有使该电极垫的至少一部分露出的开口，其中，所述器件禁止区可以是从所述电极垫的所述短边的垂直下方朝向外侧具有相当于所述钝化层的膜厚的距离的范围。
(4)在与本发明有关的半导体装置中，可以包括设置在所述开口上的凸起部。
(5)与本发明有关的半导体装置，包括具有器件形成区和设置在该器件形成区周围的器件分离区的半导体层；形成在所述器件形成区内的器件；设置在所述半导体层上面的层间绝缘层；以及设置在所述半导体层的上面并在俯视上与所述器件在重复的电极垫；其中，在所述半导体层中，从所述电极垫的端部的垂直下方朝向外侧的规定范围是器件禁止区。
在与本发明有关的半导体装置中，位于电极垫下方的半导体层是器件区，在从电极垫的端部朝向外侧的规定区上设置禁止区。也就是说，根据本发明，与所述记载的半导体装置具有相同的优点，在电极垫的下方，在即使设置半导体器件也不会对可靠性产生影响的地方积极地配置半导体器件，而在认为有损害可靠性的地方不配置半导体器件，借此就可以提供力图提高精细化程度和可靠性的半导体装置。
(6)在与本发明有关的半导体装置中，所述器件禁止区是从所述电极端部的垂直下方朝向外侧具有1.0μm至2.5μm距离的范围。
(7)在与本发明有关的半导体装置中，还包括钝化层，所述钝化层位于所述电极垫的上面，具有使该电极垫的至少一部分露出的开口；其中，所述器件禁止区可以是从所述电极垫的端部的下方朝向外侧具有相当于所述钝化层的膜厚的距离的范围。
(8)在与本发明有关的半导体装置中，还可以包括设置在所述开口的凸起部。
(9)在与本发明有关的半导体装置中，所述器件可以是晶体管。
(10)在与本发明有关的半导体装置中，所述器件禁止区可以是低电压驱动晶体管(低电压激励晶体管)的禁止区。
(11)在与本发明有关的半导体装置中，可以在所述器件禁止区中设置高压晶体管。
图1是说明与第一实施例有关的半导体装置的示意图。
图2是说明与第一实施例有关的半导体装置的示意图。
图3是说明与第一实施例有关的半导体装置的示意图。
图4是说明与第二实施例有关的半导体装置的示意图。
图5是说明与第一和第二实施例的变形例的半导体装置的示意图。
图6是说明与第一和第二实施例的变形例的半导体装置的示意图。
具体实施例方式
下面参照
本发明的实施例的一个例子。
1.第一实施例图1是模式地表示与本实施例有关的半导体装置的剖面图，图2是模式地表示在与本实施例有关的半导体装置中电极垫的形状与禁止区的关系的俯视图。图3是用于说明器件形成区10A的俯视图，另外，图1的剖面是沿图2的X-X线的剖面图。
如图1所示，与本实施例有关的半导体装置具有半导体层10。作为半导体层10可以使用单结晶硅基板，该半导体层(SOISiliconon Insulator绝缘硅)设置在绝缘层上，而且该半导体层是硅层、锗层、及硅锗层的基板。
在半导体层10上设置器件分离绝缘层20。器件分离绝缘层20可以通过STI法、LOCOS法和半埋入式LOCOS法形成。另外，在图1中示出了通过STI法形成的器件分离绝缘层20。通过这样设置器件分离绝缘层20，就可以划定形成器件的器件形成区10A和器件禁止区12。器件形成区10A将在后面描述，是设置在电极垫下方的区。器件禁止区12是图2中的灰色区，是半导体层10的从电极垫的端部朝向外侧的规定范围的区域，在以后也将对该区描述。另外，与本实施例有关的半导体装置还在器件禁止区12的外侧设置器件形成区10B。
在器件形成区10A上设置在补偿区上不设置绝缘层的低电压驱动的MIS(Metal Insulator Semicondctor金属绝缘半导体)晶体管30。而在器件形成区10B上也与器件形成区10A同样地设置MIS晶体管40。MIS晶体管30包括栅极绝缘层32、设置在栅极绝缘层32上的栅电极34、和设置在半导体层10上的杂质区(掺杂区)36。杂质区36作为源极区或漏极区。MIS晶体管40与MIS晶体管30具有同样的结构，包括栅极绝缘层42、栅电极44和杂质区46，是在补偿区上不设置绝缘层的低电压驱动的晶体管。另外，所谓本发明中的器件形成区10A是如图3所示在俯视图上被器件分离绝缘层20包围的区(用斜线表示的区)，而在器件形成区10B上也是如此。
在MIS晶体管30、40的上面顺次设置为覆盖MIS晶体管30、40而设置的层间绝缘层50和层间绝缘层60。层间绝缘层50和层间绝缘层60可以用公知的一般材料。在层间绝缘层50的上面设置具有规定的图案的布线层52，通过接触层54将布线层52和MIS晶体管30的杂质区36电连接。
在层间绝缘层60上设置电极垫62，电极垫62可以通过接触层64和布线层52电连接。电极垫62可以用铝或铜等金属形成。
与本实施例有关的半导体装置如图1所示，还具有钝化层70，在钝化层70上形成使电极垫62的至少一部分露出的开口72。开口72也可以像如图1和图2所示那样，只使电极垫62的中央区露出。即，可以为了覆盖电极垫62的周缘部而形成钝化层70。钝化层可以用例如SiO2、SiN、聚酰亚胺树脂等形成。另外，在与本实施例有关的半导体装置中，在谈到电极垫时是包括开口72设置的区，并且宽度比布线部还宽广的区。
与本实施例有关的半导体装置至少在开口72中设置凸起部80。即在电极垫62的露出面上设置凸起部80。在与本实施例有关的半导体装置中，图示了形成凸起部80以使其达到钝化层70上的情况。凸起部80可以形成一层或多层，可以由金、镍或铜等金属形成，而对凸起部的外形没有特别限定，也可以是形成矩形(含正方形和长方形)或者圆形。另外凸起部80的外形也可以比电极垫62小。这时凸起部80也可以只在与电极垫62重叠的区内形成。
另外，虽然没有图示出，但是也可以在凸起部80的最下层上设置阻挡层。阻挡层是用于防止电极垫62与凸起部80两者的扩散用的。阻挡层可以形成一层或多层。也可以通过溅射法形成阻挡层。另外，阻挡层还可以具有提高电极垫62和凸起部80的密接性的功能。阻挡层也可以具有钨化钛(TiW)层。在由多层构成的情况下，阻挡层的最上面的表面也可以是使凸起部80析出的电镀供电用的金属层(例如Au层)。
接着说明器件禁止区12。如上所述，器件禁止区12是半导体层10的从电极垫62的端部垂直下方朝向外侧的区域，并且是规定范围的区域。在该器件禁止区12上禁止配置器件形成区。
器件禁止区12的范围可以作为从电极垫62的端部朝向外侧(与开口72相反一侧)具有相当于钝化层70的膜厚的距离的范围。例如可以作为从电极垫62的端部朝向外侧具有1.0μm至2.5μm的距离的范围。这样规定禁止区12的范围的理由如下所述。
首先，因设置电极垫62而会在电极垫62的端部所在的层间绝缘层60上引起应力。然后如图1所示，因设置已设置在电极垫62上的凸起部80而又将由凸起部80的内部应力引起的持续的应力施加在层间绝缘层上。层间绝缘层50、60受到这些应力的影响，并且往往从产生这些应力的位置(电极垫62的端部)产生裂纹。这样的裂纹往往达到最下层的层间绝缘层，会使设置在该区上的半导体器件的特性变坏。例如如果设置MIS晶体管，则会引起栅极绝缘层等的劣化，并引起漏电流。
另外，钝化层70并不是设置在其上表面高度都相同的面上，当然会随着电极垫62形状的不同产生不同的阶梯差。由于该阶梯差，如上所述那样，例如在进行COF安装时，在通过设置在膜上的连接线(引线)与凸起部80连接时因其接触、接合而容易引起应变集中，因此也会变为在层间绝缘层50、60上引起裂纹的原因，而该阶梯差容易在从电极垫62的端部朝向外侧并在具有大致相当于钝化层70的膜厚的距离的位置产生。这就是要通过考虑到上述的问题，规定器件禁止区12的范围的理由。
在与本实施例有关的半导体装置中，位于电极垫62下方的半导体层是器件形成区10A，在从电极垫62的端部向外侧规定的区上设置器件禁止区12。因为从电极垫62的端部向外侧规定的区域容易产生应变从而容易产生应力，所以在配置在该器件禁止区12的上面的层间绝缘层50、60上容易发生裂纹，例如在该区上设置MOS晶体管等半导体器件的场合，可能成为使MOS晶体管的特性变坏的原因。因此，在与本实施例有关的半导体装置中，通过设定该规定的范围的器件禁止区12，就能避免上述问题。另外，把位于电极垫62下方的半导体层10作为器件形成区10A，在电极垫62下即使设置半导体器件也没有问题的地方配置半导体器件。即，按照本实施例，是在电极垫的下方，即使设置半导体器件也不会影响可靠性的地方积极地配置半导体器件，而在认为会损害可靠性的地方不配置半导体器件，借此可以提供既能力图精细化又能保持可靠性的半导体装置。
另外，也有把构成栅电极34的接触层作为用于与其它器件例如与MIS晶体管40连接的布线的场合，作为该布线用的部分接触层也可以形成在器件禁止区12上。
2.第二实施例接着参照图4说明本发明的第二实施例。图4是模式地表示与本发明第二实施例有关的半导体装置的剖面图。在与第二实施例有关的半导体装置中，在器件禁止区12中设置半导体器件的这点是与第一实施例所涉及的半导体装置不同的例子。在以下的说明中，就与第一实施例所涉及的半导体器件不同之点进行说明。
与第二实施例有关的半导体装置如图4所示，具有器件形成区10A、和设置在其周围的器件禁止区12。在与本实施例有关的半导体装置中，虽然在图4中未示出，但是与第一实施例所涉及的半导体装置相同，在器件禁止区12的外侧也形成器件形成区10B。
在与本实施例有关的半导体装置中，在器件禁止区12上设置耐高压的MOS晶体管。具体地说，是设置具有LOCOS补偿结构的MOS晶体管100。MOS晶体管100设置在半导体层10中，并且具有用于衰减电场的补偿绝缘层22；设置在半导体层10上的栅极绝缘层102；设置在补偿绝缘层22的局部和栅极绝缘层102上的栅电极104、和设置在栅极104的外侧的半导体层上的作为源极区或者漏极区的杂质区106。在补偿绝缘层22的下面设置是与杂质区106同样的导电类型，并且掺杂浓度低的补偿杂质区108。
在本实施例所涉及的半导体装置中，在器件禁止区12的半导体层10上设置MOS晶体管100构成要素的一部分。MOS晶体管100的栅电极104的端部设置在补偿绝缘层22上。也就是说，决定在器件禁止区12内不设置将栅电极104的端部隔着薄的绝缘层配置在半导体10的上面的这样的构造，该构造的第一层是导电层。在此，就在器件禁止区12上设置具有设置在器件区上的构造的MIS晶体管30时假定的情况下的问题进行说明。MIS晶体管30与MOS晶体管100不同，具有栅电极34的端部设置在半导体层10上的构造。因此，在栅电极34的端部所在位置的半导体层10上容易产生应力。如在第一实施例中所述那样，在器件禁止区12的上面的层间绝缘层50、60上容易产生裂纹，从而容易引起膜的劣化。这个影响往往一直影响到应力产生的栅电极34的端部，会引起栅极绝缘层32的劣化。而且必定会引起MIS晶体管中的漏电流。
另外，根据与第二实施例有关的半导体装置，因为在器件禁止区12上的补偿绝缘层22上配置栅电极104的端部，所以不会使半导体层10产生上述那样的应力，可以抑制栅极绝缘层102的劣化。因此，只要是具有规定构造的半导体器件，不仅可以在设置在电极垫62下面的器件形成区10A内配置该半导体器件，还可以在器件禁止区12内配置该器件，从而可以进一步提高精细化水平。这样就可以使从一个半导体晶片获得的半导体芯片的个数增加，并且可以降低制造成本。
另外，虽然在图4中是就在器件禁止区12内设置MIS晶体管100的情况进行说明的，但不受此限定，也包括设置MOS晶体管100的构成的一部分的情况，在此情况下，也可以是单侧补偿结构的MOS的晶体管。
变形例下面参照图5说明与第一实施例和第二实施例有关的半导体装置的变形例。本变形例的特征是凸起部80的形状为具有短边和长边的长方形的形状这一点，图5是模式地表示电极垫62和器件禁止区12的位置关系的俯视图。另外，在以下的说明中，是只就与第一实施例和第二实施例所涉及的半导体装置的不同之点进行说明。
在与本变形例有关的半导体装置如图1和图4所示在电极垫62上的开口72上设置凸起部80。在本变形例中，电极垫62具有长方形的形状。而且在电极垫62上的一部分上设置开口72。在开口72上设置凸起部80。凸起部80具有比电极垫62小的图形，最好如图5所示那样，从俯视图上看时，该凸起部80优选设置在电极垫的内侧。在本变形例中，器件禁止区12设置在从电极垫62的短边端部朝向外侧的区域上。按照该方式，例如在用TAB技术安装时，设置在由聚酰亚胺树脂组成的薄膜上的连接线(引线)13的延伸方向是沿电极垫62的长边的方向时，有以下的优点。这时电极垫62处于向连接线的延伸方向拉紧的状态，特别是在电极垫62的短边侧产生应变。因此，如上所述，在电极垫62的短边的端部特别容易引起在层间绝缘层50、60上发生裂纹这样的问题。在本变形例中，通过将器件禁止区12设置在电极垫62的短边侧，可以确实禁止在引起可靠性低的地方设置半导体器件。另外，因为在电极垫62的长边的下方的半导体层上不设置器件禁止区12，所以可以在电极垫62的长边的下方的半导体层上设置半导体器件，可以提供精细化程度高的半导体装置。
特别是如图6所示那样，在实现精细化的半导体芯片200上将开口72和凸起部80制成长方形，呈设置很多开口72的构成，这往往是迫切需要的。在本变形例中，即使是具有这样的长方形形状的电极垫62(凸起部80)的半导体装置，通过在适当的区上设置器件禁止区12，也能提供精细化和可靠性高的半导体装置。
另外，虽然在上述的实施例中，是图示出由两层的层间绝缘层50、60构成并在这两层之间设置一层布线层52的情况，但是不受此限定，也可以层叠三层以上(大于等于三层)的层间绝缘层并具有在所有的层间绝缘层之间设置与该层间绝缘层的层数相应的布线层的构造。
本发明不受上述的实施例的限定，还有各种可能的变形。例如本发明包含与在实施例中说明构成实质上相同的构成(例如，功能、方法和结果等相同的构成，或者目的和结果相同的构成)。另外，本发明包含置换与在实施例中说明的构成的非本质的部分的构成。本发明还包含产生与在实施例中说明的构成同一作用效果的构成或者可以达到同一目的的构成。本发明还包括在实施例中说明的构成上附加公知技术的构成。
附图标记说明10半导体层 10A、10B器件形成区12器件禁止区20器件分离绝缘层22补偿绝缘层30、40MIS晶体管32、42栅极绝缘层34、44栅电极36、46杂质区50层间绝缘层52布线层60层间绝缘层62电极垫62电极垫70钝化层72开口80凸起部100MIS晶体管102栅极绝缘层 104栅电极106杂质区 108补偿杂质区。
权利要求
1.一种半导体装置，其特征在于包括半导体层，具有器件形成区和设置在所述器件形成区周围的器件分离区；器件，形成在所述器件形成区内；层间绝缘层，设置在所述半导体层上面；以及电极垫，设置在所述层间绝缘层的上面，并且平面形状为具有短边和长边的长方形，在俯视图上所述电极垫与所述器件一部分重复；其中，在所述半导体层中，从所述电极垫的所述短边的垂直下方朝向外侧的规定范围是器件禁止区。
2.根据权利要求1所述的半导体装置，其特征在于所述器件禁止区是从所述电极垫的所述短边的垂直下方朝向外侧具有1.0μm至2.5μm的距离的范围。
3.根据权利要求1所述的半导体装置，其特征在于还包括钝化层，所述钝化层位于所述电极垫的上面，具有使所述电极垫的至少一部分露出的开口，其中，所述器件禁止区是从所述电极垫的所述短边的垂直下方朝向外侧具有相当于所述钝化层的膜厚的距离的范围。
4.根据权利要求3所述的半导体装置，其特征在于还包括凸起部，所述凸起部设置在所述开口上。
5.一种半导体装置，其特征在于包括半导体层，具有器件形成区和设置在所述器件形成区周围的器件分离区；器件，形成在所述器件形成区内；层间绝缘层，设置在所述半导体层的上面；以及电极垫，设置在所述半导体层的上面，并在俯视图上与所述器件在重复；其中，在所述半导体层中，从所述电极垫的端部的垂直下方朝向外侧的规定范围是器件禁止区。
6.根据权利要求5所述的半导体装置，其特征在于所述器件禁止区是从所述电极端部的垂直下方朝向外侧具有1.0μm至2.5μm距离的范围。
7.根据权利要求5所述的半导体装置，其特征在于包括钝化层，所述钝化层位于所述电极垫的上面，具有使该电极垫的至少一部分露出的开口；其中，所述器件禁止区是从所述电极垫的端部的下方朝向外侧具有相当于所述钝化层的膜厚的距离的范围。
8.根据权利要求7所述的半导体装置，其特征在于还包括凸起部，所述凸起部设置在所述开口上。
9.根据权利要求1至8中任何一项所述的半导体装置，其特征在于所述器件是晶体管。
10.根据权利要求1至8中任何一项所述的半导体装置，其特征在于所述器件禁止区是低电压驱动晶体管的禁止区。
11.根据权利要求10所述的半导体装置，其特征在于在所述器件禁止区中设置高压晶体管。
全文摘要
本发明提供一种可以在焊盘的下方设置半导体器件并且可靠性高的半导体装置。该半导体装置包括半导体层(10)，具有器件形成区(10A)和设置在该器件形成区(10A)周围的器件分离区(20)；器件(30)，形成在所述器件形成区(10A)内；层间绝缘层(60)，设置在所述半导体层(10)的上面；及电极垫(62)，设置在所述绝缘层(60)的上面，并且平面形状为具有短边和长边的长方形，并且在俯视图上与所述器件(30)至少一部分重复；其中，在所述半导体层(10)中，从所述电极垫(62)的所述短边的垂直下方朝向外侧的规定范围是器件禁止区(12)。
文档编号H01L23/485GK1893075SQ20061009038
公开日2007年1月10日 申请日期2006年7月5日 优先权日2005年7月6日
发明者进藤昭则, 田垣昌利, 栗田秀昭 申请人:精工爱普生株式会社