专利名称：存储器的制作方法
技术领域：
本发明涉及存储器，特别是涉及掩模型ROM等的存储器。
背景技术：
至今，作为存储器的一个例子的掩模型ROM是众所周知的(例如，参照专利文献1)。
在上述专利文献1中揭示的以往的一个例子的掩模型ROM中，在各存储单元的每一个中设置包含源极区域和漏极区域的1个晶体管。并且，在基于该以往的一个例子的掩模型ROM中，根据是否设置用于将各存储单元的晶体管的漏极区域和布线连接起来的第2层的接触孔，来设定存储单元具有的数据。
专利文献1日本特开平5-275656号公报但是，在上述专利文献1揭示的以往的掩模型ROM中，因为在各存储单元的每一个中设置着1个晶体管，所以存在着存储单元尺寸变大的问题。
发明内容
本发明就是为了解决上述那样的课题而提出的，本发明的一个目的是提供可以减小存储单元尺寸的存储器。
为了达到上述目的，本发明的一个方式中的存储器，具有在半导体基板的主表面上形成，作为在存储单元中包含的二极管的一个电极以及字线起作用的第1导电型的第1杂质区域；在第1杂质区域12的表面隔开规定间隔地形成多个，且作为二极管的另一个电极起作用的第2导电型的第2杂质区域；在半导体基板上形成，与第2杂质区域连接的位线；和设置在位线的上层，以每个规定间隔与第1杂质区域连接的布线。
在这一方式的存储器中，如上所述，如果通过在半导体基板的主表面上设置作为在存储单元中包含的二极管的一个电极起作用的第1导电型的第1杂质区域、和作为在存储单元中包含的二极管的另一个电极起作用的第2导电型的第2杂质区域，从而将由该第1和第2杂质区域构成的二极管排列成矩阵状(交叉点状)，则能够形成交叉点型的存储器。这时，因为1个存储单元包含1个二极管，所以与1个存储单元包含1个晶体管的情形比较，能够减小存储单元尺寸。并且，因为通过将设置在位线的上层的布线以每个规定间隔与作为字线起作用的第1杂质区域连接，从而能够抑制由第1杂质区域的长度增大引起的电阻增大，所以能够抑制字线的下降(上升)速度的降低。
在上述方式的存储器中，优选，以在与第1杂质区域的延伸方向交叉的方向延伸的方式形成位线；以沿第1杂质区域的延伸方向延伸的方式形成布线。如果这样构成，因为能够相互交叉地配置位线和作为字线起作用的第1杂质区域，所以如果分别将第2杂质区域配置在位线和作为字线起作用的第1杂质区域的交叉点上，则能够容易地将由第1和第2杂质区域构成的二极管排列成矩阵状。并且，如果从以沿第1杂质区域的延伸方向延伸的方式形成的布线，以规定间隔对第1杂质区域进行打桩，则能够容易地以规定间隔将布线与第1杂质区域连接起来。
在该情况下，优选，还具有连接孔，其设置在位线的下方，用于电连接位线和第2杂质区域；根据是否与形成存储单元的区域对应地来设置连接孔，切换存储单元的数据。如果这样构成，通过用于切换在位线的下方设置的存储单元的数据的连接孔，能够抑制对以沿第1杂质区域的延伸方向延伸的方式形成设置在位线的上方的布线带来的阻碍。
在上述方式的存储器中，优选，以在规定方向延伸的方式形成第1杂质区域，并且沿与规定方向交叉的方向形成多个第1杂质区域；还具有第1半导体层，其设置在将相邻的2个第1杂质区域分离的元件分离区域上。如果这样构成，当通过将杂质离子注入到半导体基板而形成第1杂质区域时，能够由第1半导体层，抑制杂质到达元件分离区域的半导体基板。由此，能够抑制由杂质到达元件分离区域的半导体基板引起的使相邻的2个第1杂质区域导通那样不良情况的发生。
在该情况下，优选，还具有包含由第2半导体层构成的栅电极的晶体管；第1半导体层和构成晶体管栅电极的第2半导体层由同一层构成。如果这样构成，因为通过对同一层进行图案形成，能够在1个工序中同时形成第1半导体层和构成晶体管栅电极的第2半导体层，所以能够使制造工艺简单化。
在包含上述第1半导体层的结构中，优选，第1半导体层被接地。如果这样构成，能够将第1半导体层的电位固定在0V。由此，例如，当将元件分离区域的半导体基板构成为p型，并且将经由元件分离区域相邻的2个第1杂质区域构成为n型时，在由第1半导体层、元件分离区域的p型半导体层基板和经由元件分离区域相邻的2个的n型第1杂质区域构成的n沟道MOS晶体管中，因为能够将作为栅电极的第1半导体层的电位固定在0V，所以能够使该晶体管处于截止状态。因此，能够可靠地抑制电流在经由元件分离区域相邻的2个第1杂质区域之间流动。
图1是表示本发明的第1实施方式的掩模型ROM的构成的电路图；图2是表示图1所示的第1实施方式的掩模型ROM的存储单元阵列区域的构成的平面布局图；图3是表示图2所示的第1实施方式的掩模型ROM的存储单元阵列区域的沿100-100线的剖面图；图4是表示图2所示的第1实施方式的掩模型ROM的存储单元阵列区域的沿150-150线的剖面图；图5是用于说明本发明的第1实施方式的掩模型ROM的存储单元阵列区域的制造工艺的剖面图；图6是用于说明本发明的第1实施方式的掩模型ROM的存储单元阵列区域的制造工艺的剖面图；图7是用于说明本发明的第1实施方式的掩模型ROM的存储单元阵列区域的制造工艺的剖面图；图8是用于说明本发明的第1实施方式的掩模型ROM的存储单元阵列区域的制造工艺的剖面图；
图9是表示本发明的第2实施方式的掩模型ROM的存储单元阵列区域的构成的平面布局图；图10是图9所示的第2实施方式的掩模型ROM的存储单元阵列区域的沿250-250线的剖面图；图11是用于说明本发明的第2实施方式的掩模型ROM的存储单元阵列区域的制造工艺的剖面图；图12是表示本发明的第3实施方式的掩模型ROM的存储单元阵列区域的构成的平面布局图；图13是图12所示的第3实施方式的掩模型ROM的存储单元阵列区域的沿350-350线的剖面图；图14是用于说明本发明的第3实施方式的掩模型ROM的存储单元阵列区域的制造工艺的剖面图；图15是表示本发明的第4实施方式的掩模型ROM的构成的电路图；图16是表示图15所示的第4实施方式的掩模型ROM的存储单元阵列区域的构成的平面布局图；图17是图16所示的第4实施方式的掩模型ROM的存储单元阵列区域的沿400-400线的剖面图；图18是图16所示的第4实施方式的掩模型ROM的存储单元阵列区域的沿450-450线的剖面图。
图中7-字线，8-位线，9、9a、9b-存储单元，10-二极管，11-p型硅基板(半导体基板)，12-n型杂质区域(第1杂质区域)，14-p型杂质区域(第2杂质区域)，21、57-接触孔(连接孔)，27-布线层，31、41-多晶硅层(第1半导体层)具体实施方式
下面，根据
本发明的实施方式。此外，在下面的实施方式中，说明作为本发明的存储器的一个例子的掩模型ROM。
(第1实施方式)图1是表示本发明的第1实施方式的掩模型ROM的构成的电路图。图2是表示图1所示的第1实施方式的掩模型ROM的存储单元阵列区域的构成的平面布局图。图3是表示图2所示的第1实施方式的掩模型ROM的存储单元阵列区域的沿100-100线的剖面图。图4是表示图2所示的第1实施方式的掩模型ROM的存储单元阵列区域的沿150-150线的剖面图。首先，参照图1～图4，说明第1实施方式的掩模型ROM的构成。
第1实施方式的掩模型ROM，如图1所示，备有地址输入电路1、行解码器2、列解码器3、读出放大器4、输出电路5和存储单元阵列区域6。此外，由地址输入电路1、行解码器2、列解码器3、读出放大器4和输出电路5构成周边电路。在这些周边电路内，设置着具有由多晶硅层构成的栅电极的晶体管(图中未画出)。以通过从外部输入规定的地址，将地址数据输出到行解码器2和列解码器3的方式构成地址输入电路1。并且，使多条字线(WL)7与行解码器2连接。行解码器2，通过从地址输入电路1输入地址数据，选择与输入的地址数据对应的字线7，使该字线7的电位下降到L电平(GND＝0V)，并且选出的字线7以外的字线7的电位为H电平(Vcc)。
并且，使以与字线(WL)7正交的方式配置的多条位线(BL)8与列解码器3连接。列解码器3，通过从地址输入电路1输入地址数据，选择与输入的地址数据对应的位线8，并且将该选出的位线8和读出放大器4连接起来。并且，读出放大器4是电流读出型，检测流过由列解码器3选出的位线8的电流，当在选出的位线8中流过规定电流以上的电流时，输出H电平的信号，并且当在选出的位线8中流过小于规定电流的电流时，输出L电平的信号。并且，以通过输入读出放大器4的输出将信号输出到外部的方式构成输出电路5。
并且，在存储单元阵列区域6中，矩阵状地配置多个存储单元9。将这些多个存储单元9分别配置在以相互正交的方式配置的多条字线7和位线8的交叉点上。因此，在第1实施方式中，构成交叉点型的掩模型ROM。并且，在存储单元阵列区域6中，设置包含阳极与位线8连接的二极管10的存储单元9、和包含阳极不与位线8连接的二极管10的存储单元9。
并且，在存储单元阵列区域6中，如图2～图4所示，在p型硅基板11的上面，以在规定方向延伸的方式形成n型杂质区域12。此外，该p型硅基板11是本发明的“半导体基板”的一个例子，n型杂质区域12是本发明的“第1杂质区域”的一个例子。并且，沿与n型杂质区域12的延伸方向正交的方向，隔开规定间隔地形成多个n型杂质区域12。并且，在相邻的2个n型杂质区域12之间，如图4所示，形成分离这些n型杂质区域12的元件分离绝缘膜13。
并且，在1个n型杂质区域12内，如图3所示，沿n型杂质区域12的延伸方向隔开规定间隔地形成多个p型杂质区域14。此外，该p型杂质区域14是本发明的“第2杂质区域”的一个例子。而且，由1个p型杂质区域14和n型杂质区域12，形成存储单元9的二极管10。因此，n型杂质区域12，作为多个二极管10的共同的阴极起作用，并且p型杂质区域14作为二极管10的阳极起作用。并且，在第1实施方式中，n型杂质区域12也作为字线(WL)7(参照图1)起作用。并且，在n型杂质区域12内，在8个p型杂质区域14的每一个中形成1个n型接触区域15。该n型接触区域15是为了减少后述的第1层的插头18对p型硅基板11的n型杂质区域12的接触电阻而设置的。
并且，以覆盖p型硅基板11的上面的方式，设置第1层的层间绝缘膜16。在与该第1层的层间绝缘膜16的p型杂质区域14和n型接触区域15对应的区域中，设置着接触孔17。并且，在接触孔17中，埋入由W(钨)构成的第1层的插头18。因此，第1层的插头18分别与p型杂质区域14和n型接触区域15连接。
并且，如图3所示，在第1层的层间绝缘膜16上，以与第1层的插头18连接的方式，设置由Al构成的第1层的衬垫层19。该第1层的衬垫层19俯看大致被形成为正方形。并且，在第1层的层间绝缘膜16上，以覆盖第1层的衬垫层19的方式设置第2层的层间绝缘膜20。在该第2层的层间绝缘膜20的与第1层的衬垫层19对应的区域中，形成接触孔21。此外，该接触孔21是本发明的“连接孔”的一个例子。并且，在接触孔21中，埋入由W构成的第2层的插头22。并且，在第2层的层间绝缘膜20上，隔开规定间隔地形成由Al构成的多条位线(BL)8。位线(BL)8，如图2所示，是沿与n型杂质区域12的延伸方向正交的方向延伸的方式形成的，并且以与n型杂质区域12交叉的方式配置在与各存储单元9(参照图3)的二极管10对应的区域。
这里，在第1实施方式中，以根据是否与存储单元9的二极管10对应地在第1层的衬垫层19和位线(BL)8之间形成接触孔21，切换该存储单元9的数据的方式来构成。即，当通过与存储单元9的二极管10对应地形成接触孔21，经由埋入到接触孔21的插头22、第1层的衬垫层19和第1层的插头18，将位线(BL)8和构成存储单元9的二极管10的p型杂质区域14连接起来时，将该存储单元9的数据设定为“1”。另一方面，当通过不与存储单元9的二极管10对应地形成接触孔21，不将该存储单元9的二极管10和对应的位线(BL)8连接起来时，将该存储单元9的数据设定为“0”。
另外，在第2层的层间绝缘膜20的与第2层的插头22对应的区域上，形成由Al构成的第2层的衬垫层23。该第2层的衬垫层23俯看大致被形成为正方形。而且，将第2层的插头22和第2层的衬垫层23连接起来。并且，在第2层的层间绝缘膜20上，以覆盖位线(BL)8和第2层的衬垫层23的方式设置第3层的层间绝缘膜24。在该第3层的层间绝缘膜24的与第2层的衬垫层23对应的区域中，设置接触孔25，并且在该接触孔25中，埋入由W构成的第3层的插头26。因此，第3层的插头26与第2层的衬垫层23连接。
在第3层的层间绝缘膜24上，以沿n型杂质区域12的延伸方向延伸的方式形成由Al构成的布线层27。并且，沿与该延伸方向正交的方向隔开规定间隔地设置多个布线层27，分别配置在各n型杂质区域12的上方。而且，布线层27与第3层的插头26连接。因此，布线层27和n型杂质区域12，经由第3层的插头26、第2层的衬垫层23、第2层的插头21、第1层的衬垫层19和第1层的插头18，与8个存储单元(规定间隔)中的每一个连接。而且，在第1实施方式中，当选择与输入到行解码器2(参照图1)的地址数据对应的字线7时，经由布线层27，使选出的字线7(n型杂质区域12)的电位下降到L电平(GND)，并且使没有选出的字线7(n型杂质区域12)的电位成为H电平(Vcc)。
下面，参照图1和图2，说明第1实施方式的掩模型ROM的工作。首先，将规定的地址输入到地址输入电路1(参照图1)。因此，分别将与该输入的地址相应的地址数据从地址输入电路1输出到行解码器2和列解码器3。而且，通过由行解码器2对地址数据进行解码，选择与地址数据对应的规定的字线7。而且，经由布线层27(参照图2)使该选出的字线7(n型杂质区域12)的电位下降到L电平(GND)，并且使没有选出的字线7的电位经由布线层27(参照图2)成为H电平(Vcc)。
另一方面，在从地址输入电路1(参照图1)输入了地址数据的列解码器3中，选择与输入的地址数据对应的规定的位线8，并且使该选出的位线8与读出放大器4连接起来。而且，从读出放大器4将接近Vcc的电位供给选出的位线8。而且，当位于选出的字线7和选出的位线8的交叉点上的选出的存储单元9的二极管10的阳极与位线8连接时，电流从读出放大器4经由位线8和二极管10流入到字线7。这时，在读出放大器4中，检测规定以上的电流流过位线8，输出H电平的信号。而且，输出电路5接受读出放大器4的输出信号并将H电平的信号输出到外部。
另一方面，当位于选出的字线7和选出的位线8的交叉点上的选出的存储单元9的二极管10的阳极不与位线8连接时，电流不从位线8流到字线7。这时，读出放大器4检测没有电流流动，输出L电平的信号。而且，输出电路5接受读出放大器4的输出信号并将L电平的信号输出到外部。
图4～图8是用于说明本发明的第1实施方式的掩模型ROM的存储单元阵列区域的制造工艺的剖面图。下面，参照图2～图8，说明第1实施方式的掩模型ROM的存储单元阵列区域的制造工艺。
首先，如图5所示，在p型硅基板11的上面，形成由LOCOS(LocalOxidation of Silicon)膜构成的元件分离绝缘膜13。接着，在形成包含在上述周边电路中的晶体管(图中未画出)的栅极绝缘膜(图中未画出)后，在该栅极绝缘膜上形成构成晶体管的栅电极的多晶硅层(图中未画出)。此后，在注入能量约100keV，剂量(注入量)约3.5×1013cm-2的条件下在p型硅基板11离子注入P(磷)。因此，在p型硅基板11，多个n型杂质区域12在由元件分离绝缘膜13分离的状态下形成。
其次，如图6所示，以覆盖整个面的方式，形成第1层的层间绝缘膜16。此后，用光刻技术和蚀刻技术，在第1层的层间绝缘膜16的与n型杂质区域12对应的区域中形成接触孔17。此后，以覆盖第1层的层间绝缘膜16的形成n型接触孔区域15(参照图3)的区域以外的区域的方式形成抗蚀剂膜(图中未画出)。然后，经由接触孔17在注入能量约25keV，剂量约3.0×1014cm-2的条件下在n型杂质区域12离子注入P(磷)。由此，形成n型接触区域15。此后，除去上述抗蚀剂膜(图中未画出)。
接着，以覆盖第1层的层间绝缘膜16的形成p型杂质区域14(参照图6)的区域以外的区域上的方式形成抗蚀剂膜(图中未画出)。此后，经由接触孔17在注入能量约40keV，剂量约3.0×1014cm-2的条件下在n型杂质区域12离子注入BF2。由此，在n型杂质区域12中形成多个p型杂质区域14。由该多个p型杂质区域14和n型杂质区域12形成多个二极管10。此后，除去上述抗蚀剂膜(图中未画出)。
下面，如图7所示，以埋入接触孔17内的方式形成由W构成的第1层的插头18。由此，第1层的插头18分别与p型杂质区域14和n型接触区域15(参照图3)连接。而且，用光刻技术和蚀刻技术，在第1层的层间绝缘膜16上以与第1层的插头18连接的方式形成由Al构成的第1层的衬垫层19。这时，第1层的衬垫层19俯看大致被形成为正方形。
下面，如图8所示，在第1层的层间绝缘膜16上以覆盖第1层的衬垫层19的方式形成第2层的层间绝缘膜20。此后，在与第1层的衬垫层19对应的区域中形成接触孔21。然后，在该接触孔21中埋入由W构成的第2层的插头22。这时，在第1实施方式中，当使作为二极管10的阳极的p型杂质区域14与位线8连接时，设置接触孔21和第2层的插头22，另一方面当使作为二极管10的阳极的p型杂质区域14不与位线8连接时，不设置接触孔21和第2层的插头22。
然后，用光刻技术和蚀刻技术，在第2层的层间绝缘膜20上，以沿与n型杂质区域12的延伸方向正交的方向延伸的方式形成由Al构成的多条位线8，并且形成由Al构成的第2层的衬垫层23(参照图3)，使其与第2层的插头22连接，该第2层的插头22连接与n型接触区域15相联。并且，多条位线8是以通过与p型杂质区域14对应的区域上的方式隔开规定间隔地形成的。由此，在设置了第2层的插头22的区域中，经由第2层的插头22、第1层的衬垫层19和第1层的插头18将位线8和作为二极管10的阳极的p型杂质区域14连接起来。另一方面，在不设置第2层的插头22的区域中，因为不将位线8和第1层的衬垫层19连接起来，所以位线8和作为二极管10的阳极的p型杂质区域14不连接。因此，形成与把阳极连接于位线8的数据“1”对应的二极管10、与没有把阳极与位线8连接的数据“0”对应的二极管10。并且，第2层的衬垫层23俯看大致被形成为正方形。
接着，如图3和图4所示，在第2层的层间绝缘膜20上，以覆盖位线8和第2层的衬垫层23的方式形成第3层的层间绝缘膜24。而且，在第3层的层间绝缘膜24的与n型杂质区域12对应的区域上，以沿与n型杂质区域12的延伸方向延伸的方式形成由Al构成的布线层27。因此，如图3所示，在设置了第3层的插头26的区域中，将布线层27和第3层的插头26连接起来。由此，经由第3层的插头26、第2层的衬垫层23、第2层的插头22、第1层的衬垫层19、第1层的插头18和n型接触区域15，将布线层27和n型杂质区域12连接起来。如上所述，形成如图3所示的第1实施方式的掩模型ROM的存储单元阵列区域6。
在第1实施方式中，如上所述，通过在p型硅基板11的上面形成由n型杂质区域12和p型杂质区域14构成的二极管10，并且将该二极管10配列成矩阵状，从而能够形成交叉点型的掩模型ROM。由此，由于交叉点型的掩模型ROM的各存储单元9能够构成为分别包含1个二极管10，所以与各存储单元包含1个晶体管的以往的掩模型ROM比较，能够减小存储单元尺度。
并且，在第1实施方式中，因为通过对作为字线7起作用的n型杂质区域12在每个规定的间隔对在位线8的上层设置的布线层27进行打桩(piling)，从而能够抑制由n型杂质区域12的长度增大引起的电阻增大，所以能够抑制字线7的下降(上升)速度的降低。
并且，在第1实施方式中，通过是否根据存储单元9的形成区域设置来使位线8和p型杂质区域14与位线8的下方的第2层连接用的接触孔21和插头22，以此切换存储单元9的数据“1”或“0”，能够通过设置在位线8的下方的接触孔21和插头22，抑制对以沿与n型杂质区域12的延伸方向延伸的方式来形成设置在位线8的上方的布线层27这一工序所带来的阳碍。
(第2实施方式)图9是表示本发明的第2实施方式的掩模型ROM的存储单元阵列区域的构成的平面布局图。图10是图9所示的第2实施方式的掩模型ROM的存储单元阵列区域的沿250-250线的剖面图。下面，参照图9和图10，说明本发明的第2实施方式的掩模型ROM的构成。
在该第2实施方式的掩模型ROM中，如图9和图10所示，与上述第1实施方式不同，在存储单元阵列区域36内的由LOCOS膜构成的元件分离绝缘膜13上形成具有约200nm厚度的多晶硅层31，并且在该多晶硅层31上形成具有约180nm厚度的由SiO2膜构成的硬掩模(hard mask)32。并且，多晶硅层31接地，将电位固定在0V。此外，该多晶硅层31是本发明的“第1半导体层”的一个例子。并且，多晶硅层31是通过对与构成设置在周边电路中的晶体管(图中未画出)的栅电极的多晶硅层(图中未画出)同一层进行图案化而形成的。此外，构成设置在周边电路中的晶体管的栅电极的多晶硅层是本发明的“第2半导体层”的一个例子。本发明的第2实施方式的掩模型ROM的上述以外的构成与本发明的第1实施方式的掩模型ROM的构成相同。
图11是用于说明本发明的第2实施方式的掩模型ROM的存储单元阵列区域的制造工艺的剖面图。下面，参照图9～图11，说明本发明的第2实施方式的掩模型ROM的存储单元阵列区域的制造工艺。
在第2实施方式中，首先，通过与上述第1实施方式同样的工艺在p型硅基板11中的上面形成元件分离绝缘膜13。此后，在第2实施方式中，如图11所示，用光刻技术和蚀刻技术，在存储单元阵列区域36(参照图16)内的元件分离绝缘膜13上形成具有约200nm厚度的多晶硅层31。这时，通过对同一多晶硅层进行图案化而形成存储单元阵列区域36内的多晶硅层31、和构成在周边电路中设置的晶体管(图中未画出)的栅电极的多晶硅层(图中未画出)。
此后，用光刻技术和蚀刻技术，在存储单元阵列区域36内的多晶硅层31上形成具有约180nm厚度的由SiO2膜构成的硬掩模32。而且，在注入能量约100keV，剂量(注入量)约3.5×1013cm-2的条件下在p型硅基板11离子注入P(磷)。这时，在第2实施方式中，通过多晶硅层31和硬掩模32，能够抑制将n型杂质即P(磷)注入到存储单元阵列区域36内的p型硅基板11的元件分离绝缘膜13下面的区域。因此，在存储单元阵列区域36中，在p型硅基板11以由元件分离绝缘膜13分离的状态形成多个n型杂质区域12。此后，通过与图6～图8所示的上述第1实施方式同样的工艺，形成图9所示的第2实施方式的掩模型ROM的存储单元阵列区域36。
在第2实施方式中，如上所述，当通过在将相邻的2个的n型杂质区域12分离的元件分离绝缘膜13上设置多晶硅层31和硬掩模32，通过离子注入杂质而形成n型杂质区域12时，利用多晶硅层31和硬掩模32，能够抑制n型杂质穿过元件分离绝缘膜13而到达p型硅基板11的表面。因此，能够抑制由于n型杂质到达元件分离绝缘膜13下面的p型硅基板11而引起的相邻2个n型杂质区域12导通那样的不良情况的发生。
并且，在第2实施方式中，通过对同一多晶硅层进行图案化，从而在1个工序中同时形成存储单元阵列区域36内的元件分离绝缘膜13上的多晶硅层31、和构成在周边电路中包含的晶体管的栅极的多晶硅层，能够使制造工艺简单化。
并且，在第2实施方式中，因为在由该多晶硅层31、元件分离绝缘膜13下面的p型区域和经由元件分离绝缘膜13相邻的2个n型杂质区域12构成的n沟道MOS晶体管中，通过使设置在存储单元阵列区域36内的元件分离绝缘膜13上的多晶硅层31接地，将电位固定在0V，能够将作为栅电极的多晶硅层31的电位固定在0V，所以能够使该晶体管处于截止状态。因此，能够可靠地抑制在经由元件分离绝缘膜13相邻的2个n型杂质区域12之间流过电流。
第2实施方式的上述以外的效果与上述第1实施方式的效果相同。
(第3实施方式)图12是表示本发明的第3实施方式的掩模型ROM的存储单元阵列区域的构成的平面布局图。图13是图12所示的第3实施方式的掩模型ROM的存储单元阵列区域的沿350-350线的剖面图。下面，参照图12和图13，说明本发明的第3实施方式的掩模型ROM的构成。
在该第3实施方式的掩模型ROM中，如图12和图13所示，与上述第1实施方式不同，在存储单元阵列区域46内不设置分离多个n型杂质区域12的元件分离绝缘膜。而且，在p型硅基板11的相邻的2个n型杂质区域12之间的区域上形成具有约200nm厚度的多晶硅层41，并且在该多晶硅层41上形成具有约180nm厚度的由SiO2膜构成的硬掩模42。并且，多晶硅层41接地，将电位固定在0V。此外，多晶硅层41是本发明的“第1半导体层”的一个例子。并且，该多晶硅层41是通过对与构成在周边电路中设置的晶体管(图中未画出)的栅极的多晶硅层(图中未画出)相同的层进行图案化而形成的。第3实施方式的掩模型ROM的上述以外的构成与上述第1实施方式的掩模型ROM的构成相同。
图14是用于说明本发明的第3实施方式的掩模型ROM的存储单元阵列区域的制造工艺的剖面图。下面，参照图12～图14，说明本发明的第3实施方式的掩模型ROM的存储单元阵列区域的制造工艺。
在该第3实施方式中，如图14所示，用光刻技术和蚀刻技术，在p型硅基板11上隔开规定间隔地形具有约200nm厚度的多个多晶硅层41。这时，通过对同一多晶硅层进行图案化而形成存储单元阵列区域46(参照图12)内的多晶硅层41、和构成在周边电路中设置的晶体管(图中未画出)的栅极的多晶硅层(图中未画出)。然后，用光刻技术和蚀刻技术，在多晶硅层41上形成具有约180nm厚度的由SiO2膜构成的硬掩模42。此后，在与上述第2实施方式相同的条件下在p型硅基板11离子注入P(磷)。这时，在第3实施方式中，利用多晶硅层41和硬掩模42，能够抑制n型杂质即P(磷)被注入到p型硅基板11的相邻的2个n型杂质区域12之间的区域。由此，如图14所示，在存储单元阵列区域46(参照图12)中，在与p型硅基板11的相邻的2个多晶硅层41之间对应的区域中形成n型杂质区域12。此后，通过与图6～图8所示的上述第1实施方式同样的工艺，形成图12所示的第3实施方式的掩模型ROM的存储单元阵列区域46。
在第3实施方式中，如上所述，当通过在相邻的2个的n型杂质区域12之间的元件分离区域上设置多晶硅层41和硬掩模42，从而由离子注入杂质而形成n型杂质区域12时，利用多晶硅层41和硬掩模42，能够抑制n型杂质被注入到p型元件分离区域。因此，能够抑制由n型杂质注入到p型元件分离区域引起的相邻的2个n型杂质区域12导通那样的不良情况的发生。
第3实施方式的上述以外的效果与上述第2实施方式的效果相同。
(第4实施方式)图15是表示本发明的第4实施方式的掩模型ROM的构成的电路图。图16是表示图15所示的第4实施方式的掩模型ROM的存储单元阵列区域的构成的平面布局图。图17是图16所示的第4实施方式的掩模型ROM的存储单元阵列区域的沿400-400线的剖面图。图18是图16所示的第4实施方式的掩模型ROM的存储单元阵列区域的沿450-450线的剖面图。下面，参照图15～图18，说明本发明的第4实施方式的掩模型ROM的构成。
在该第4实施方式的掩模型ROM中，如图17所示，与上述第1实施方式不同，根据是否与存储单元9a和9b的形成区域对应地，在第1层的层间绝缘膜16上设置着接触孔57和第1层的插头58，而将该存储单元9a和9b的数据切换到“1”或“0”。此外，接触孔57是本发明的“连接孔”的一个例子。具体地说，如图15所示，在第4实施方式的存储单元阵列区域56中，设置包含与字线7和位线8连接的二极管10的存储单元9a、和不包含二极管10的存储单元9b。
并且，如图16和图17所示，在包含二极管10的存储单元9a的形成区域中，以与作为该二极管10的阳极的p型杂质区域14对应的方式在第1层的层间绝缘膜16形成接触孔57。并且，以埋入该接触孔57的方式设置由W构成的第1层的插头58。因此，通过第1层的插头58将位线8和作为该二极管10的阳极的p型杂质区域14连接起来。另一方面，在不包含二极管10的存储单元9b的形成区域中，不形成p型杂质区域14。并且，在与第1层的层间绝缘膜16的与存储单元9b的形成区域对应的区域，不形成接触孔57和第1层的插头58。如上所述，在第4实施方式中，形成保持数据“1”的存储单元9a和保持数据“0”的存储单元9b。
并且，在第4实施方式中，如图17所示，在第2层的层间绝缘膜20上设置布线层27。然后，经由第2层的插头22、第1层的衬垫层59、第1层的插头58和n型接触区域15将布线层27和n型杂质区域12连接起来。并且，如图18所示，在将存储单元阵列区域56(参照图16)的多个n型杂质区域12分离的元件分离绝缘膜13上，形成与上述第2实施方式同样的被接地的多晶硅层31和硬掩模32。第4实施方式的掩模型ROM的上述以外的构成与上述第1实施方式的掩模型ROM的构成相同。
下面，参照图16～图18，说明本发明的第4实施方式的掩模型ROM的存储单元阵列区域56的制造工艺。
在该第4实施方式中，通过与图11所示的上述第2实施方式同样的工艺，在p型硅基板11上形成元件分离绝缘膜13，并且在存储单元阵列区域56(参照图16)内的元件分离绝缘膜13上形成多晶硅层31和硬掩模32。此后，通过在与第2实施方式同样的条件下离子注入P(磷)，从而在存储单元阵列区域56(参照图16)内，形成由元件分离绝缘膜13分离的多个n型杂质区域12。
而且，通过与图6和图7所示的上述第1实施方式同样的工艺，形成p型杂质区域14、n型接触区域15、第1层间绝缘膜16、接触孔57(参照图18)和第1层的插头58。此外，这时，在第4实施方式中，当将作为二极管10的阳极的p型杂质区域14与位线8连接时，设置接触孔57和第1层的插头58，另一方面，当不将作为二极管10的阳极的p型杂质区域14与位线8连接时，不设置接触孔57和第1层的插头58。
然后，如图17和图18所示，以在与n型杂质区域12的延伸方向正交的方向延伸的方式在第1层的层间绝缘膜16上形成由Al构成的多条位线8，并且以与连接于n型接触区域15的第1层的插头58相联的方式形成由Al构成的第1层的衬垫层59。并且，以通过与p型杂质区域14对应的区域上的方式隔开规定间隔地形成多条位线8。由此，在设置了第1层的插头58的区域中，经由第1层的插头58使位线8和作为二极管10的阳极的p型杂质区域14连接起来。另一方面，在不设置第1层的插头58的区域中，不使位线8和作为二极管10的阳极的p型杂质区域14连接起来。由此，形成与将阳极连接于位线8的数据“1”对应的二极管10、和与不将阳极连接于位线8的数据“0”对应的二极管10。
此后，在第1层的层间绝缘膜16上，以覆盖位线8和第1层的衬垫层59的方式形成第2层的层间绝缘膜20。然后，在与第2层的层间绝缘膜20的n型接触区域15所连接的第1层的衬垫层59对应的位置上形成接触孔21。此后，以埋入接触孔21的方式，形成由W构成的第2层的插头22。而且，在第2层的层间绝缘膜20的与n型杂质区域12对应的区域上，以沿n型杂质区域12的延伸方向延伸的方式形成由Al构成的布线层27。因此，如图17所示，将与n型接触区域15连接的布线层27和第2层的插头22连接起来。因此，经由第2层的插头22、第1层的衬垫层59、第1层的插头58和n型接触区域15，将布线层27和n型杂质区域12连接起来。如上所述，形成如图17所示的第4实施方式的掩模型ROM的存储单元阵列区域56。
在第4实施方式中，如上所述，通过以包含1个二极管10的方式构成存储单元9a，从而能够得到与可以减小存储单元尺寸等的上述第1实施方式同样的效果，并且通过在元件分离绝缘膜13上形成多晶硅层31和硬掩模32，能够得到与可以减抑制相邻的2个n型杂质区域12间的导通等的上述第2实施方式同样的效果。
并且，在第4实施方式中，通过用在第1层的层间绝缘膜16上形成的接触孔57和第1层的插头58，将设置在第1层的层间绝缘膜16上的位线8和作为二极管10的阳极的p型杂质区域14连接起来，与如上述第1实施方式那样，经由图3所示的第2层的插头22、第1层的衬垫层19和第1层的插头18，将设置在第2层的层间绝缘膜21上的位线8和作为二极管10的阳极的p型杂质区域14连接起来的情形不同，不需要设置第1层的插头18和第2层的插头22之间的衬垫层19。此外，图3所示的第1实施方式的衬垫层19的俯看正方形的图案的最小图像分辨尺寸比位线8的线状的图案的最小图像分辨尺寸大。因此，当用图像分辨率相同的制造装置时，相邻的衬垫层19间的最小间距比相邻的位线8间的最小间距大。在图3所示的构造的情形中，即便使衬垫层19间形成最小间距，在衬垫层19上经由插头22形成的位线8间的间距，成为衬垫层19间的最小间距，也比位线8间的最小间距大。因此，要减小相邻的2条位线8间的间隔是困难的。对此，在第4实施方式中，因为不需要设置第1实施方式那样的衬垫层19，所以能够使相邻的位线8间形成为位线8间的最小间距。因此，在第4实施方式中，能够实现掩模型ROM的存储单元阵列区域56的小型化。
此外，现在揭示的实施方式在所有的方面都只是例示而对本发明没有限制。本发明的范围并不是上述实施方式的说明，而是由权利要求书的范围限定，进一步而言包括在与权利要求书均等的意义和范围内的全部变更。
例如，在上述第1～第4实施方式中，说明了将本发明应用于掩模型ROM的例子，但是本发明不限于此，也可以应用于掩模型ROM以外的存储器。
并且，在上述第1～第4实施方式中，以由作为元件分离区域的LOCOS膜分离多个n型杂质区域的方式来构成，但是本发明不限于此，也可以以用STI(Shallow Trench Isolation)或其它的元件分离方法分离多个n型杂质区域的方式进行构成。
并且，在上述第1实施方式中采用的方式是，读出放大器当在选出的位线中流过规定电流以上的电流时输出H电平的信号，并且当在选出的位线中流过小于规定电流的电流时输出L电平的信号，但是本发明不限于此，也可以采用下述的方式，即读出放大器当在选出的位线中流过规定电流以上的电流时输出L电平的信号，并且当在选出的位线中流过小于规定电流的电流时输出H电平的信号。
权利要求
1.一种存储器，具有在半导体基板的主表面上形成，作为在存储单元中包含的二极管的一个电极以及字线起作用的第1导电型的第1杂质区域；在上述第1杂质区域12的表面隔开规定间隔地形成多个，且作为上述二极管的另一个电极起作用的第2导电型的第2杂质区域；在上述半导体基板上形成，与上述第2杂质区域连接的位线；和设置在上述位线的上层，以每个规定间隔与上述第1杂质区域连接的布线。
2.根据权利要求1所述的存储器，其特征在于，以在与上述第1杂质区域的延伸方向交叉的方向延伸的方式形成上述位线；以沿上述第1杂质区域的延伸方向延伸的方式形成上述布线。
3.根据权利要求2所述的存储器，其特征在于，还具有连接孔，其设置在上述位线的下方，用于电连接上述位线和上述第2杂质区域；根据是否与形成上述存储单元的区域对应地来设置上述连接孔，切换上述存储单元的数据。
4.根据权利要求1～3中任一项所述的存储器，其特征在于，以在规定方向延伸的方式形成上述第1杂质区域，并且沿与上述规定方向交叉的方向形成多个上述第1杂质区域；还具有第1半导体层，其设置在将相邻的2个上述第1杂质区域分离的元件分离区域上。
5.根据权利要求4所述的存储器，其特征在于，还具有包含由第2半导体层构成的栅电极的晶体管；上述第1半导体层和构成上述晶体管栅电极的第2半导体层由同一层构成。
6.根据权利要求4或5所述的存储器，其特征在于，上述第1半导体层被接地。
全文摘要
本发明提供可以减小存储单元尺寸的存储器。该存储器具有在p型硅基板(11)的主表面上形成，作为在存储单元(9)中包含的二极管(10)的阴极和字线(7)起作用的n型杂质区域(12)；在n型杂质区域(12)的表面隔开规定间隔地形成多个，且作为二极管(10)的阳极起作用的p型杂质区域(14)；在p型硅基板(11)上形成，与p型杂质区域(14)连接的位线(8)；和设置在位线(8)的上层，以每个规定间隔与n型杂质区域(12)连接的布线层(27)。
文档编号H01L27/112GK1885547SQ20061009402
公开日2006年12月27日 申请日期2006年6月21日 优先权日2005年6月24日
发明者山田光一 申请人:三洋电机株式会社