专利名称：薄膜晶体管阵列基板及其制造方法与半透射液晶显示装置的制作方法
技术领域：
本发明涉及在1个像素内有透射像素电极和反射像素电极，在反射像素电极下方设有辅助电容电极的薄膜晶体管阵列(transistorarray)基板及其制造方法以及使用该基板的半透射型液晶显示装置。
背景技术：
在半透射型液晶显示装置(transflective liquid crystal displaytransflective LCD)中，通常必需形成透射像素电极、反射像素电极。因此，存在着薄膜晶体管(Thin Film TransistorTFT)阵列基板的制造工序增多的问题。为了解决这个问题，采用在形成源(Source)·漏(drain)电极的层(layer)时，同时形成反射像素电极的方法(例如，参照专利文献1)。
特开2005-292660号公报在将源(Source)·漏(drain)电极作为反射像素电极使用的情况下，存在着反射率高的Al系金属与用于上层透射像素电极的ITO的接触(contact)电阻增大的问题。因此，提出了将源(Source)·漏(drain)电极作为Al系金属与Cr系金属的2层结构，采用2次曝光或半色调(halftone)曝光或灰色调(graytone)曝光(以下称为2阶段曝光)，仅选择与ITO接触(contact)的部分除去上层的Al系电极的方法。
使用这样的方法时，由于结构抗蚀剂(resist)基底的栅(gate)电极工序的图案(pattern)，有图案的(pattern)部分的抗蚀剂(resist)厚度变薄，无图案(pattern)部分的抗蚀剂(resist)厚度增厚。因此，进行2阶段曝光后的抗蚀剂(resist)的膜厚也相应于它发生变化，2阶段曝光的精度下降。因而，为了将进行2阶段曝光部分的抗蚀剂(resist)厚度尽可能做得均匀，希望使该曝光部分的抗蚀剂(resist)基底的膜结构一致。在进行源(Source)·漏(drain)电极的2阶段曝光时，最好预先残留结构该曝光部分的基底的栅(gate)电极工序的图案(pattern)。由于这样的背景，如图9及图10所示，将栅(gate)电极工序中所形成的辅助电容电极1配置在用2阶段曝光所形成的接触孔(contact hole)2的下方。
但是，在采用这样的构成的情况下，产生了以下的问题。接触孔(contact hole)2下方的反射像素电极3与辅助电容电极1间的栅(gate)绝缘膜4在接触孔(contact hole)2正下方，引起绝缘破坏。该绝缘破坏在接触孔(contact hole)2开口部有特别多发的倾向。究其原因之一，是在进行2阶段曝光的部分的抗蚀剂(resist)上，形成将曝光能量(energy)或抗蚀剂厚度不均匀为主因的针孔，该部分的反射像素电极被蚀穿(etchoff)，用接触孔形成工序在绝缘膜4上开孔，造成透射像素电极5与辅助电容电极1短路。因此，经由反射像素电极3造成辅助电容电极1与透射像素电极5电短路，作为亮点被视认。在液晶显示装置中，亮点结构成品率下降的重大因素。
另外，在接触孔(contact hole)2正下方的辅助电容电极1被打穿的情况下，发生了半透射型LCD的反射像素电极部分的单元间隔增大的部分，产生了所谓反射光学特生劣化的问题。
发明内容
本发明是将上述情况作为背景而作的发明，本发明目的在于提供抑制起因于绝缘破坏的辅助电容电极与透射像素电极的短路之发生的薄膜晶体管阵列(transistor array)基板及其制造方法，以及利用该基板的半透射型液晶显示装置。
本发明第1形态的薄膜晶体管阵列(transistor array)基板设有使第1绝缘膜介于中间，被设置在反射电极的下方的辅助电容电极；被设置在上述反射电极的上方的第2绝缘膜；在没有设置上述辅助电容电极的区域设置在上述第2绝缘膜上的接触孔(contact hole)；通过上述接触孔(contact hole)与上述反射电极连接的透射电极；以及在设置有上述接触孔的区域设置于上述反射电极的下方的厚度校正图案(pattern)，上述厚度校正图案(pattern)与上述辅助电容电极是相绝缘的。因此，可以抑制起因于绝缘膜的绝缘破坏的辅助电容电极与透射像素电极的短路之发生。
本发明第2形态的薄膜晶体管阵列(transistor array)基板中，在上述的薄膜晶体管阵列(transistor array)基板上，上述厚度校正图案(pattern)具有与上述辅助电容电极大致相等的厚度。因而，可以提高图案形成(patterning)的精度。
本发明第3形态的薄膜晶体管阵列(transistor array)基板中，在上述的薄膜晶体管阵列(transistor array)基板上，上述厚度校正图案(pattern)与上述辅助电容电极是相同的材料，被设置在上述第1绝缘膜的下方。因而，可以抑制起因于绝缘膜的绝缘破坏的辅助电容极与透射像素电极的短路之发生。
本发明第4形态的薄膜晶体管阵列(transistor array)基板中，在上述的薄膜晶体管阵列(transistor array)基板上，设有被配列成阵列(array)状的薄膜晶体管(transistor)，上述厚度校正图案(pattern)与被设置在上述薄膜晶体管(transistor)上的半导体活性膜或半导体活性膜与欧姆接触(ohmic contact)膜的层叠膜是同样的材料，被设置在上述第1绝缘膜的上方。因而，可以抑制起因于绝缘膜的绝缘破坏的辅助电容电极与透射像素电极的短路之发生。
本发明第5形态的薄膜晶体管阵列(transistor array)基板中，在上述的薄膜晶体管阵列(transistor array)基板上，上述反射电极是第1层与被设置在第1层的上方的第2层构成的2层结构，在设置上述接触孔(contact hole)的区域中上述第2层被除去。因而，可以抑制反射电极与透射电极的接触(contact)电阻。
本发明第6形态的薄膜晶体管阵列(transistor array)基板中，在上述的薄膜晶体管阵列(transistor array)基板上，上述辅助电容电极被形成在上述反射电极下方的大致整个面上。本发明在这样的情况下特别有效。
本发明第7形态的薄膜晶体管阵列(transistor array)基板的制造方法，是在基板上薄膜晶体管(transistor)被设置成阵列(array)状的薄膜晶体管阵列(transistor array)基板的制造方法，在上述基板上形成辅助电容电极，在上述辅助电容电极上方形成第1绝缘膜，在没有设置上述辅助电容电极的区域中，在上述第1绝缘膜的上方或下方，形成与上述辅助电容电极绝缘的厚度校正图案(pattern)，在上述第1绝缘膜及上述厚度校正图案(pattern)的上方形成反射电极，在上述反射电极上方形成第2绝缘膜，在形成上述厚度校正图案(pattern)的区域中，在上述第2绝缘膜上形成接触孔(contact hole)，通过上述接触孔(contact hole)，形成与上述反射电极连接的透射电极。因而，可以制造能够抑制起因于绝缘膜的绝缘破坏的辅助电容电极与透射电极的短路之发生的薄膜晶体管阵列(transistor array)基板。
本发明第8形态的薄膜晶体管阵列(transistor array)基板的制造方法，在上述的制造方法中，将上述的厚度校正图案(pattern)形成为与上述辅助电容电极大致相等的厚度。因而，可以使图案形成的精度提高。
本发明第9形态的薄膜晶体管阵列(transistor array)基板的制造方法，在上述的制造方法中，在上述第1绝缘膜的下方，用同样的材料同时形成上述辅助电容电极和上述厚度校正图案(pattern)。因而，可以抑制制造工序的增加。
本发明第10形态的薄膜晶体管阵列(transistor array)基板的制造方法，在上述的制造方法中，在上述第1绝缘膜上方，用同样的材料同时形成上述薄膜晶体管(transistor)的非晶硅(amorphous silicon)膜或者非晶硅(amorphous silicon)膜和欧姆接触(ohmic contact)膜的层叠膜以及厚度校正图案(pattern)。因而，可以抑制制造工序的增加。
本发明第11形态的薄膜晶体管阵列(transistor array)基板的制造方法，在上述的制造方法中，以包含第1层和第1层上的第2层的2层结构形成上述反射电极，在设置有上述接触孔(contact hole)的区域上除去上述第2层。因而，可以抑制反射电极与透射电极的接触(condact)电阻。
本发明第12形态的薄膜晶体管阵列(trahsistor array)基板的制造方法，在上述的制造方法中，用2阶段曝光除去上述第2层。本发明在这样的情况下特别有效。
本发明第13形态的薄膜晶体管阵列(transistor array)基板的制造方法，在上述制造方法中，将上述辅助电容电极形成在上述反射电极下方的大致整个面上。本发明在这样的情况下特别有效。
本发明第14形态的半透射型液晶显示装置是设有第1～5形态中的任意形态的薄膜晶体管阵列(transistor array)基板的半透射型液晶显示装置。因而，可以提供高质量的半透射型液晶显示装置。
依据本发明，可以提供抑制起因于绝缘破坏的辅助电容电极与透射像素电极的短路之发生的薄膜晶体管阵列(transistor array)基板及其制造方法，以及使用该基板的半透射型液晶显示装置。
图1是表示实施例1的薄膜晶体管阵列(transistor array)基板的大致1个像素结构的平面图。
图2是图1的A-A剖面图。
图3是图1的B-B剖面图。
图4是表示实施例1的薄膜晶体管阵列(transistor array)基板的制造方法的流程图。
图5说明进行2阶段曝光时的光致抗蚀剂(resist)的图案形成(patterning)工序。
图6是表示源极(Source)端子部结构的剖面图。
图7是表示实施例2的薄膜晶体管阵列(transistor array)基板的大致1个像素部分结构的平面图。
图8是图7的B-B剖面图。
图9是表示传统的薄膜晶体管阵列(trahsistor array)基板的大致1个像素部分结构的平面图。
图10是图9的B-B剖面图。
10透明绝缘性基板21栅(gate)电极22栅(gate)布线23辅助电容电极24校正图案(pattern)30栅(gate)绝缘膜40半导体活性膜50欧姆接触(ohmic contact)膜60第2导电膜60a第1层60b第2层61源(Source)电极61a源极(Source)下层61b源极(Source)上层62漏(drain)电极62a漏极(drain)下层62b漏极(drain)上层63源极(Source)布线65反射像素电极65a像素电极下层
65b像素电极上层66露出部67抗蚀剂(resist)67a第1部分67b第2部分67c第3部分68源极(Source)端子部68a源极(Source)端子下层68b源极(Source)端子上层70层间绝缘膜80接触孔(contact hole)90透射像素电极91源极(Source)端子焊盘100薄膜晶体管阵列(transistor array)基板具体实施方式
以下，就适用本发明的实施例进行说明。以下只是对本发明的实施方式进行说明，本发明不受限于以下的实施例。为了说明的明确化，以下的记述和附图作了适当的省略及简化。
实施例1参照图1～图3，就本发明实施例1的薄膜晶体管阵列(transistorarray)基板(以下称为TFT阵列基板)进行说明。本发明的TFT阵列基板是用于半透射型液晶显示装置的基板，设有透射像素电极及反射像素电极。图1是表示本实施例的TFT阵列基板100的大致1个像素的构成的平面图。另外，图2是沿图1的A-A线的剖面图，图3是沿图1的B-B线的剖面图。在图1～图3中，在相同的构成要素上带有相同的标记。
如图1及图2所示，在玻璃(glass)等的透明绝缘性基板10上，形成由第1导电膜构成的栅(gate)电极21、栅(gate)布线22、辅助电容电极23。再者，栅(gate)端子部也被设置在透明绝缘性基板10上(未图示)。另外，在透明绝缘性基板10上，形成与辅助电容电极23大致相等厚度的厚度校正图案(pattern)24。厚度校正图案(pattern)24形成在对应于进行后述的2次曝光或半色调曝光亦或灰色调曝光(以下称为2阶段曝光等)的区域的位置上。再者，厚度校正图案(pattern)24被收纳在辅助电容电极23的缺口部，以与辅助电容电极23成绝缘的状态来设置。亦即，厚度校正图案(pattern)24被设置成岛状。作为厚度校正图案(pattern)24，可以用与辅助电容电极23相同的材料。
因而，可以将被形成在传统的反射电极下方的大致整个面上的辅助电容电极的一部分分离出来用作厚度校正图案(pattern)24。在本实施例中，用图9所示的传统的辅助电容电极气罩(gas lid)状的沟被分离成对应于2阶段曝光区域的厚度校正图案(pattern)24和对应于除此以外的区域的辅助电容电极23。后面详述，而当除去第2导电膜60的上层的第2层60b时进行2阶段曝光的情况下，用厚度校正图案(pattern)24可以使图案形成(patterning)的精度提高。形成作为第1绝缘膜的栅(gate)绝缘膜30，将这些构成要素覆盖。亦即，在本实施例中，在栅(gate)绝缘膜30的下方设置厚度校正图案(pattern)24。
在栅(gate)电极21的上方，使作为第1绝缘膜的栅(gate)绝缘膜30介于中间，依次层叠形成作为半导体层的半导体活性膜40及欧姆接触(ohmic contact)膜50。欧姆接触(ohmic contact)膜50被除去中央部而分割成二个区域。该2个欧姆接触(ohmic contact)膜50的一侧上形成由第2导电膜60构成的源(Source)电极61。另外，在另一侧上形成同样由第2导电膜60构成的漏(drain)电极62。用这些半导体活性膜40和源(Source)电极61以及漏(drain)电极62构成开关元件的TFT。
另外，如图1所示，形成源极(Source)布线63，使栅(gate)绝缘膜30介于中间并与栅(gate)布线22交叉。源(Source)电极61从源极(Source)布线63延伸。再者，在栅(gate)布线22与源极(Source)布线63的交叉部，为了使交叉部的耐电压提高，将半导体活性膜40及欧姆接触(ohmic contact)膜50残存(未图示)。另外，源极端子部(未图示)也用第2导电膜60来形成。
另外，反射像素电极65从漏(drain)电极62延伸出来。亦即，反射像素电极65用与源(Source)电极61及漏(drain)电极62相同的第2导电膜60来形成。第2导电膜60构成为不产生表面氧化的下层的第1层60a和反射率高的上层的第2层60b的2层。也就是，在第2导电膜60中，第1层60a连接在栅(gate)绝缘膜30上，第2层60b连接至层间绝缘膜70的表面层。因而，源极(Source)下层61a、漏极(drain)下层62a、像素电极下层65a用第1层60a构成，源极(Source)上层61b、漏极(drain)上层62b、像素电极上层65b用第2层60b构成。作为第1层60a可采用Cr、Mo、Ti、Ta或以这些金属作为主要成分的合金。另外，作为第2层60b可采用Al、Ag或以这些金属为主要成分的合金。因而，反射像素电极65的表面可设置成反射率高的金属膜，可提高半透射型液晶显示装置的反射方式中的亮度。
另外，反射像素电极65隔着栅(gate)绝缘膜30设置在辅助电容电极23上方。辅助电容电极23形成在反射像素电极65的下方的大致整个面上。因而，在液晶驱动时，可以形成辅助电容并进行良好的显示，同时由于可以将因辅助电容的形成不能作为透射区域利用的部分可作为反射区域来利用，可以使开口率提高。
如图2及图3所示，形成作为第2绝缘膜的层间绝缘膜70，覆盖上述的构成要素。另外，层间绝缘膜70在反射像素电极65上方的一部分被除去，形成接触孔(contact hole)80。在本实施例中，在示于图1的像素的中央的稍稍偏下的地方形成接触孔(contact hole)80。在接触孔(contact hole)80的周围，在用源(Source)·漏(drain)电极形成工序所形成第2导电膜中，除去了反射像素电极65b。该像素电极65b被除去的部分成为露出部66。因而，像素电极下层65a在露出部66露出。露出部66用2阶段曝光来形成。该露出部66构成反射橡素电极65与透射像素电极90相接触(contact)的部分。亦即，像素电极下层65a与透射像素电极90电气连接。这样，通过除去像素电极上层65b，可以抑制反射像素电极65与透射电极90之间的接触(contact)电阻的上升。
另外，接触孔(contact hole)80隔着栅(gate)绝缘膜30及反射像素电极65设置在校正图案(pattern)24的上方。接触孔(contact hole)80形成为比厚度校正图案小。还有，上述的厚度校正图案(pattern)24成为与辅助电容电极23绝缘的状态。因此，可以抑制起因于在接触孔(contact hole)80的开口部特别多发的栅(gate)绝缘膜30的绝缘破坏的辅助电容电极23与透射像素电极90之间的短路。如果栅(gate)绝缘膜30发生绝缘破坏，则辅助电容电极23与透射像素电极90通过反射像素电极65发生电气短路，被视认为亮点。在液晶显示装置中，亮点构成制造成品率下降的主要原因。依据本发明，由于可以抑制这种短路，因而可以使液晶显示装置的制造成品率提高。再者，在栅(gate)端子部(未图示)上方的栅(gate)绝缘膜30及层间绝绝缘膜70、源极(Source)端子部(未图示)上方的层间绝缘膜70上也分别形成接触孔(contact hole)。
在层间绝缘膜70的上方设置由ITO等的透射率高的导电膜构成的透射像素电极90。透射像素电极90通过层间绝缘70的所设置的接触孔(contact hole)80与被设置在反射像素电极65上的露出部66电连接。因而，透射像素电极90通过反射像素电极65与漏(drain)电极62电连接。
在TFT阵列基板100上方，具有上述构成要素的像素被布置在阵列上。在TFT阵列基板与设有对向电极的对向基板之间夹持液晶，构成半透射型的液晶显示屏。利用在与反射像素电极65及透射像素电极90对向配置的对向电极之间所加的电压来控制液晶的配向。
以下，就实施例1的半透射型液晶显示装置的薄膜晶体管阵列(transistor array)基板100的制造方法，参照图4进行说明。图4是表示本实施例的薄膜晶体管阵列(transistor array)基板的制造方法的流程图。
首先，在图4所示的工序A中，形成栅(gate)电极21、栅(gate)布线22及辅助电容电极23、厚度校正图案(pattern)24。具体地说，用纯水清洗玻璃(glass)基板等的透明绝缘性基板10(步骤S1)。然后，在清洗过的透明绝缘性基板10上形成第1导电膜(步骤S2)。作为金属膜的材料，理想情况是使用电阻率低的Al或Mo、以这些金属为主要成分的合金。
然后，进行第1次照相制板(步骤S3)及蚀刻(etching)(步骤S4)，将形成在透明绝缘性基板10上的金属薄膜进行图案形成(patterning)。于是，形成栅(gate)电极21、栅(gate)布线22、辅助电容电极23以及厚度校正图案(pattern)24。因而，辅助电容电极23与厚度校正图案(pattern)24形成为同样的厚度。然后，除去抗蚀剂图案(resist pattern)，用纯水进行清洗(步骤S5)。因而，可以不增加制造工序，形成厚度校正图案(patter)24。再者，如上所述，厚度校正图案(patter)24形成为与辅助电容电极23绝缘。另外，辅助电容电极23形成在后述的反射像素电极65的下方的大致整个面上。
作为优选实施例，首先，采用使用众所周知的Ar气(gas)溅射(Sputtaring)法，以200nm的厚度形成Al膜。溅射(Sputtaring)条件是用DC磁控溅射(magnetron sputtaring)方式，成膜功率(power)密度为3W/cm2、Ar气(gas)流量为6.76×10-2pa·m3/s(40sccm)。然后，通过采用公知的Ar气(gas)中混合N2气(gas)的气体的反应性溅射(Sputtaring)法，将加有氮(N)的AlN合金以50nm的厚度成膜。溅射(Sputtaring)条件为成膜功率(power)密度为3W/cm2、Ar气(gas)流量为6.76×10-2pa·m3/s(40sccm)、N2气(gas)流量为3.38×10-2pa·m3/s(20sccm)。依据上述，形成具有200nm厚度的Al膜和在其上层50nm厚的AlN膜的2层膜。再者，上层的AlN膜及下层的Al的N元素组成为重量约18％。之后，用公知的含有磷酸+硝酸的溶液，将2层膜一并蚀刻(etching)，之后除去抗蚀剂图案(resist pattern)，形成栅(gate)电极21、栅(gate)布线22、辅助电容电极23及厚度校正图案(pattern)24。
接着，在图4所示的工序B中，形成构成TFT的半导体图案(pattern)。具体地说，首先，依次形成由氮化硅构成的栅(gate)绝缘膜30、由非晶硅(amorphous silicon)构成的半导体活性膜40、由添加有杂质的n+非晶硅(amorphous silicon)构成的欧姆接触(ohmic contact)膜50(步骤S6)。然后，用第2次照相制板(步骤S7)及蚀刻(etching)(步骤S8)，形成为所要形状的图案。然后，除去抗蚀剂图案(resistpattern)，用纯水清洗(步骤S9)，得到半导体图案(pattern)。
作为优选实施例，这里，用化学气相法(CVD)法，依次形成作为栅(gate)绝缘膜30的SiN膜400nm、作为半导体活性膜40的非晶硅(amorphous silicon)膜150nm、作为欧姆接触(ohmic cotact)膜的将磷(P)作为杂质添加后的n+非晶硅(amorphous silicon)膜30nm。然后，通过采用公知的氟(fluorine)系气体(gas)的干法蚀刻(dry etching)，蚀刻加工(etching)非晶硅(amorphous silicon)膜和欧姆接触(ohmic contact)膜。然后，除去抗蚀剂图案(resist pattern)，形成半导体图案(pattern)。
接着，在图4所示的工序C中，形成第2导电膜60。因而，形成源(Source)电极61、漏(drain)电极62、源极(Source)布线63、源极(Source)端子部(未图示)及反射像素电极65。第2导电膜60是包含下层的第1层60a和上层的第2层60b的2层结构。因而，上述各电极等形成为2层结构。因而，具体地说，首先，连续形成构成漏极(drain)下层62a、源极(Source)下层61a及反射像素电极65a的第1层60a，以及构成漏极(drain)上层62b、源极(Source)上层61b及反射像素电极上层65b的含铝(aluminum)的上层的第2层60b，在上层形成由含铝(aluminum)的多层构成的第2导电膜60(步骤S10)。
作为优选实施例，这里，通过采用公知的Ar气(gas)的溅射(Sputtaring)法，以200nm的厚度形成Cr膜，接着，同样用溅射(Sputtqring)法形成Al膜。在漏(drain)电极上不要求高反射率的情况下，若采用将以重量0.1～5％添加Nd的AlNd合金代替Al，则可以抑制蚀丘(hillock)特性。在Cr的成膜和Al的成膜期间，若保持不暴露大气的真空排气状态，则也可抑制对导电性带来不良影响的Cr表面氧化层的形成。
之后，涂敷光致抗蚀剂(resist)，通过第3次照相制板(步骤S11)，使得形成反射像素电极65与透射像素电极90的接触(contact)的露出部66上方的光致抗蚀剂(resist)厚度变薄，在对应于源(Source)电极61、漏(drain)电极62及源极(Source)布线63的区域上，形成(patterning)光致抗蚀剂(resist)图案。
作为光致抗蚀剂(resist)涂敷的优选实施例，参照图5进行说明。图5说明进行2阶段曝光时的光致抗蚀剂(resist)的图案形成(patterning)工序。在本实施例中，作为2阶段曝光的一例，进行2次曝光的说明。如图5(a)所示，将酚醛(novolac)树脂系的正抗蚀剂(positive resist)67用旋转涂敷机(Spincoater)以1.6μm的厚度进行涂敷，在120℃进行约90秒的预烘。这时，在对应于TFT的区域上，由于基底的膜厚差，抗蚀剂(resist)厚度成为1.2μm。而且，作为第3次照相制板的优选实施例，首先，进行第1曝光，形成用以构成TFT的源(Source)电极61、漏(drain)电极62、源极(Source)布线63图案(pattern)的第1部分67a(步骤S11)。第1部分67a成为抗蚀剂(resist)67完全除去的开口部。
接着，进行形成用以形成露出部66的第2部分67b的第2曝光。第2部分67b设置在对应于厚度校正图案(pattern)24的位置上。第2部分67b不完全除去抗蚀剂(resist)，要残存一个薄的膜厚。因此，第2曝光量进行作为第1曝光的曝光量的约40％的曝光(步骤S11)。
进行完这2次曝光后，用有机碱(alkaline)系的显影液进行显影。之后，在120℃进行约180秒的后烘干(postbaking)，如图5(b)所示，形成具有对应于栅(gate)电极21的位置的第1部分67a、对应于露出部66的第2部分67b、膜厚比该第2部分67b厚的第3部分67c的抗蚀剂图案(resist pattern)。亦即，形成具有至少3种以上的不同膜厚的抗蚀剂图案(resist pattern)。合适的例子是，形成第1部分67a的周围的膜厚为1.2μm、第2部分67b的膜厚为0.4μm、第3部分67c的膜厚为1.6μm的抗蚀剂图案(resist pattern)。
这时，在反射像素电极65的下方，设置如上述的辅助电容电极23以及厚度与辅助电容电极23大致相等的校正图案(pattern)24。因而，可以使涂覆抗蚀剂(resist)时的基底的厚度一致，使2次曝光的精度提高。
再者，在本实施例中，采用了如上所述的2次曝光，但不受此限，也可以采用半色调(halffone)曝光或灰色调(graytone)曝光。这里，所谓半色调(halftone)曝光是用低于曝光分辨率的线及空格图案(pattern)或点图案(pattern)等在掩膜(mask)上形成浓淡的技术，所谓灰色调(graytone)曝光是通过使用于掩膜(mask)的材料的膜厚或材质变化，在掩膜上形成浓淡的技术。
例如，利用位于第2部分67b的光掩膜(photomask)的图案(pattern)，使用作为透射量成为约40％的灰色调(graytone)或半色调(halftone)的光掩膜，进行一次曝光。因而，可以形成具有第1部分67a、第2部分67b、第3部分67c的抗蚀剂图案(resist pattern)。在使用这个灰色调(graytone)或半色调(halfione)掩膜(mask)的情况下，由于可以用一次曝光，一次形成图5b所示的抗蚀剂图案(resist pattern)，可简化工序(process)。
作为半色调(halftone)或灰色调(graytone)的光掩膜(photomask)的图案(pattern)，将减少用于曝光的波长区域(通常350nm～450nm)的光的透过量至约40％的程度的滤光器(filter)膜形成在对应于第2部分67b的位置，而作为狭缝(slit)形状的图案(pattern)，可利用光衍射现象来形成。
接着，如图5b所示，以在抗蚀剂图案(resist pattern)上设置第1部分67a、第2部分67b、第3部分67c的状态下，用公知的含磷酸+硝酸的溶液进行对Al构成的上层的第2层60b的第1次蚀刻加工(etching)。然后，用纯水清洗干燥后，用含有硝酸铈铵(ceriumammonium)和硝酸的溶液，进行对Cr构成的下层的第1层60a的蚀刻(步骤S12)，形成漏(drain)电极62和源(Source)电极61。之后，通过采用公知的氧等离子体(plasma)的抗蚀剂灰化(resist ashing)，除去第2部分67b的抗蚀剂(resist)的同时，使第1部分67a的周围及第3部分67c残存(步骤S13)。因而，可除去位于露出部66的抗蚀剂(resist)67，形成如图5(c)所示的抗蚀剂图案(resist pattern)。
接着，用公知的含有磷酸+硝酸的溶液，蚀刻(etching)掉在第2部分67b露出的部位的铝(aluminum)或由铝(aluminum)合金构成的第2层60b(步骤S14)。因而，可以露出像素电极65a而形成露出部66。之后，用公知的氟(fluorine)系气体(gas)的干法蚀刻(dry etching)，蚀刻掉由非晶硅(amorphous silicon)构成的欧姆接触(ohmic contact)膜50(步骤S15)，形成图5(d)所示的结构。再除去抗蚀剂图案(resistpattern)67a、67c，形成源(Source)电极61、漏(drain)电极62、露出部66。
再有，这里就进行关于形成反射像素电极65与透射像素电极90的接触(contact)的露出部66的2阶段曝光的情况作了说明，而如图6所示，在源极(Source)端子部68也一样，也可以形成使源极(Source)端子下层68a露出的露出部。这时，可在形成用以形成上述的露出部66的第2部分67b的同时，形成用以形成源极(Source)端子部68的下层露出部的抗蚀剂图案(resist pattern)。
与第2部分67b中的反射像素电极上层65b的除去的同时，用湿法蚀刻(etching)等的各向同性蚀刻加工(etching)进行第1部分67a中露出的铝(aluminum)或由铝(aluminum)合金构成的源极(Source)上层61b及漏极(drain)上层62b的蚀刻(etching)(步骤S14)。这时，漏极(drain)上层62b的图案(pattern)边缘(edge)部比起蚀刻(etching)前如图5(c)的沟道(channel)部所示的漏极(drain)下层62a的图案(pattern)边缘更处于外侧，而蚀刻(etching)后，如图5(d)所示，向内侧后退。
这时，通过最佳化各向同性蚀刻加工(etching)的时间，向内侧的后退量可为大约小于漏极(drain)上层62b的膜厚。这样，使漏极(drain)上层62b的图案(pattern)边缘(edge)接近于漏极(drain)下层62a的图案边缘(edge)，且使之向内侧后退在通常的蚀刻加工(etching)中是困难的，由于这个结构，增加了后述的绝缘膜的被覆性改善，由于可以将漏极(drain)上层62b的缩小抑制在最低限度，起到了所谓可以抑制布线电阻增大的效果。之后，用干法蚀刻(dry etching)除去对应于第1部分67a的欧姆接触(ohmic contact)膜50(步骤S15)，然后进行抗蚀剂(resist)除去、纯水清洗(步骤S16)。
在本实施例中，欧姆接触(ohmic contact)膜50的蚀刻(etching)在抗蚀剂图案(resist ashing)除去之前进行，而如果在抗蚀剂灰化(resistashing)之前或之后进行，则可用干法蚀刻(dry etching)连续进行，可以提高生产能力。
接着，在图4所示的工序E中，形成层间绝缘膜70(步骤S17)。然后，在第4次照相制板(步骤S18)及蚀刻加工(etching)(步骤S19)中进行图案形成，形成至少通到露出部66的表面的接触孔(contacthole)80。亦即，在厚度校正图案24(pattern)的上方，形成接触孔(contacthole)80，使栅(gate)绝缘膜30及反射像素电极65介于中间。再者，这时，同时形成贯通至位于栅(gate)布线22端部的栅(gate)端子部表面的接触孔(contact hole)(未图示)和贯通至位于源极(Source)布线63的端部的端子部表面的接触孔(contact hole)。
作为优选实施例，这里，使用化学气相淀积(CVD)法，作为层间绝缘膜70，以100～300nm的厚度形成SiO2膜或SiN膜。然后，在抗蚀剂图案(resist pattern)形成后，通过采用公知的氟(fluorine)系气体(gas)的干法蚀刻(dry etching)蚀刻(etching)层间绝缘膜70。然后，除去抗蚀剂图案(resist pattern)并形成接触孔(contact hole)80。再者，对于栅(gate)端子部的接触孔(contact hole)，必需将层间绝缘膜70和栅(gate)绝缘膜30进行双向蚀刻，而栅(gate)绝缘膜30，也可在形成半导体图案后预先除去。
另外，作为层间绝缘膜70，也可用涂覆有机树脂膜来代替SiN膜或SiO2膜，用曝光显影进行图案形成(patterning)。另外，也可以在SiN膜的上部涂覆有机树脂膜并曝光显影后，用干法蚀刻(dryetching)等的方法在SiN膜上形成开口部。这时，起到可以将层间绝缘膜70下部的元件的凹凸平坦化的效果。
这里，接触孔(contact hole)80贯通至露出部66的表面，而在接触孔(contact hole)80内，也可包含露出部66的至少一部分。例如，也可包含露出部66以外的区域，也可仅使露出部66的一部分露出。因而，接触孔(contact hole)80的开口部容易进行位置对准。
再者，在图3中，在接触孔(contact hole)80内有第2层60b残存时，有第2层60b与后面形成的透射像素电极90直接接触的情况。但是，由于在实用范围几乎没有电的导通，谈不上电连接。另外，在本实施例中，通过2次进行如前述的TFT部的第2导电膜60的上层的第2层60b的蚀刻加工(etching)，可以使第2层60b的图案(pattern)边缘(edge)内包在作为下层的第1层60a的图案(pattern)内。亦即，源极(Source)上层61b的图案(pattern)边缘(edge)比源极(Source)下层61a的图案(pattern)边缘(edge)更靠内侧。另外，漏极(drain)上层62b的图案(pattern)边缘(edge)比漏极(drain)下层62a的图案(pattern)边缘(edge)更靠内侧。因而，即使在层间绝缘膜70的膜厚较薄时，在源(Source)电极、源极(Source)布线、漏(drain)电极的阶梯部的层间绝缘膜70的被覆性是良好的。因而，防止向液晶的漏电并提高EL材料的被覆性，还有，起到了所谓提高在漏(drain)电极阶梯部的透射像素电极的被覆性的效果。
最后，在图3所示的工序F中，作为透射像素电极90形成透明导电性膜(步骤S21)。然后，在第5次照相制板(步骤S22)及蚀刻加工(etching)(步骤S23)中进行图案形成(patterning)。因而，形成通过接触孔(contact hole)80与反射像素电极65的第1层65a电连接的透射像素电极90。另外，形成通过栅(gate)端子部和接触孔(contact)电连接的端子焊盘(未图示)。还有，如图6所示，在源极(Source)端子部68中，形成通过接触孔(contact hole)与除去源极(Source)端子上层68b后的源极(Source)端子下层68a的露出部电连接的源极端子焊盘91。于是，完成了本发明实施例1的TFT阵列基板100。
作为优选实施例，这里，作为透明导电膜，用公知的Ar气(gas)溅射法，以100nm的厚度形成混合了氧化铟(indium)(In2O3)和氧化锡(tin)(步骤SnO2)的ITO膜。然后，用公知的含盐酸+硝酸的溶液蚀刻加工之后，除去抗蚀剂图案(resist pattern)，形成透射像素电极90、栅(gate)端子(未图示)以及源极(Source)端子部68。
再者，在实施例中，作为透明导电性膜，使用了ITO(氧化铟(indium)+氧化锡(tin))膜，但本发明不受此限，也可以用包含氧化铟(indium)、氧化锡(tin)、氧化锌中至少一种以上的透明导电膜。例如，在使用将氧化锌混合到氧化铟中的IZO膜的情况下，作为蚀刻加工(etching)，可不用上述的盐酸+硝酸那样的强酸而使用草酸系的弱酸。因此，在作为本发明的栅(gate)电极材料和第2导电膜60的第2层60b使用耐酸性不足的Al合金时，可以防止因药液渗入而产生Al合金膜的断线腐蚀，因此是理想的。另外，在氧化铟(indium)、氧化锡(tin)、氧化锌各自的溅射膜的氧组成比化学理论组成少、透射率和电阻率等的特性不良时，作为溅射(Sputtaring)气体(gas)，最好不仅用Ar气，还用氧气(gas)和H2O气(gas)混合后的气体(gas)进行成膜。
依据本实施例的液晶显示装置，接触孔(contact hole)80的下方的厚度校正图案(pattern)24与辅助电容电极23被电气断开，是绝缘状态。因而，在接触孔(contact hole)80的下方，即使栅(gate)绝缘膜30绝缘被破坏，辅助电容电极23与反射像素电极65也不会短路。于是，可以抑制起因于该绝缘破坏的半透射型液晶显示装置的亮点的发生。因而，可以使半透射型液晶显示装置的制造成品率提高。
另外，由于在进行2阶段曝光等的区域的下方形成厚度校正图案(pattern)24，可以使对应于该区域的抗蚀剂(resist)67b的厚度与其它部分均一。于是，既确保2阶段曝光工序(process)的工艺容限，又使亮点缺陷降低，可以使半透射型液晶显示装置的制造成品率提高。
另外，进行该2阶段曝光等区域的下方的辅助电容电极23被挖通时，会有单元间隔(cellgap)变得不均匀、反射光学特性劣化的危险。但是，依据本发明，由于将厚度校正图案(pattern)24配置在反射像素电极65的下方，可以将半透射型LCD的反射像素电极65部分的单元间隔(cellgap)变大的部分的面积减小。可以将单元间隔大致均一。因而，可以减小给半透射型液晶显示装置的反射光学特性带来的影响，可以进行高质量的显示。
实施例2参照图7及图8就本发明的实施例2的TFT阵列基板进行说明。图7是表示本发明实施例2的TFT阵列基板的大致1个像素部分的结构的平面图。图8是沿图7的B-B线的剖面图。在图7及图8中，与图1及图3相同的构成要素带有相同的标记，省略其说明。在如上述的实施例1中，采用与进行2阶段曝光等的区域的下方辅助电容电极23相同的材料，在相同的层(layer)上形成厚度校正图案(pattern)24。另一方面，在本实施例中，将形成半导体图案(pattern)的半导体活性膜40及欧姆接触(ohmic contact)膜50作为厚度校正图案(pattern)24加以利用。
如图7及图8所示，在玻璃(glass)等的透明绝缘性基板10上方，形成由第1导电膜构成的栅(gate)电极21、栅(gate)布线22、辅助电容电极23。除去辅助电容电极23的对应于进行2阶段曝光等的区域位置上的辅助电容电极23，设置缺口部。
在栅(gate)电极21、栅(gate)布线22及辅助电容电极23的上方，形成栅(gate)绝缘膜30。另外，在辅助电容电极23的缺口部上方也设置栅(gate)绝缘膜30。在栅(gate)电极21上方，隔着栅(gate)绝缘膜30依次淀积而形成作为半导体层的半导体活性膜40及欧姆接触(ohmic contact)膜50。另外，在辅助电容电极23的缺口部的上方，隔着栅(gate)绝缘膜30形成由该半导体活性膜40及欧姆接触(ohmiccontact)膜50构成的2层厚度校正图案(pattern)24。因而，在本实施例中，由于绝缘膜30，厚度校正图案(pattern)24与辅助电容电极23成为被绝缘的状态。另外，厚度校正图案(pattern)24形成得比辅助电容电极23的缺口小，使得厚度校正图案(pattern)24与辅助电容电极23没有重叠。
在本实施例中，可不在实施例1的工序A中形成厚度校正图案(pattern)24，而在形成半导体图案(pattern)的工序B中半导体图案(pattern)形成的同时形成厚度校正图案(pattern)24。
另外，该厚度校正图案(pattern)24的厚度最好与辅助电容电极厚度大致相等。亦即，设定膜厚，使半导体活性膜40及欧姆接触(ohmiccontact)膜50的合计膜厚与辅助电容电极的膜厚大致相等。因而，在除去上述的第2导电膜60的上层的第2层60b时，可以使进行2阶段曝光时的图案形成(patterning)精度提高。再者，作为厚度校正图案(pattern)24，也可以用半导体活性膜40的1层来形成。
如图7及图8所示，形成层间绝缘膜70，覆盖上述的构成要素。另外，层间绝缘膜70在反射像素电极65上的一部分被除去，形成接触孔(contact hole)80。在接触孔(contact hole)80的周围，在源(Source)·漏(drain)电极形成工序中所形成的反射像素电极65上方，存在用2阶段曝光形成的除去了Al系的金属的露出部66。
接触孔(contact hole)80设置在厚度校正图案(pattern)24的上方，使反射像素电极65介于中间。接触孔(contact hole)80设置成比厚度校正图案(pattern)24更小。另外，如上所述，厚度校正图案(pattern)24与辅助电容电极23成为绝缘状态。因此，可以抑制起因于在接触孔(contact hole)80的开口部特别多发的栅(gate)绝缘膜30的绝缘破坏的辅助电容电极23与透射像素电极90之间的短路之发生。
在实施例1中，由于辅助电容电极23上切口部分的宽度依赖于图案(pattern)规则，在辅助电容电极23与厚度校正图案(pattern)24之间必然会有某种程度的宽度。但是，在本实施例的情况下，作为厚度校正图案(pattern)24，由于使用与辅助电容电极不同的层(layer)，可以减窄该辅助电容电极23与厚度校正图案(pattern)24之间的宽度。因而，可以更加减小单元间隔(cellgap)变厚的区域的面积，可以得到更良好的反射显示特性。另外，由于在接触孔(contact hole)80的下方不形成辅助电容电极，可更有效地防止在接触孔(contact hole)80正下方由发生的栅(gate)绝缘膜30的绝缘破坏产生的点缺陷，使液晶显示装置的制造成品率提高。
权利要求
1.一种薄膜晶体管阵列基板，包含在反射电极的下方隔着第1绝缘膜设置的辅助电容电极；设置在所述反射电极的上方的第2绝缘膜；在未设置所述辅助电容电极的区域中设于所述第2绝缘膜上的接触孔；通过所述接触孔与所述反射电极连接的透射电极；以及在设有所述接触孔的区域中设于所述反射电极下方的厚度校正图案，所述厚度校正图案与所述辅助电容电极绝缘。
2.如权利要求第1项所述的薄膜晶体管阵列基板，其中所述厚度校正图案具有与所述辅助电容电极大致相等的厚度。
3.如权利要求第1项或第2项所述的薄膜晶体管阵列基板，其中所述厚度校正图案设置在所述第1绝缘膜的下方，采用与所述辅助电容电极相同的材料。
4.如权利要求第1项或第2项所述的薄膜晶体管阵列基板，其中设有配置成阵列状的薄膜晶体管，所述厚度校正图案设置在所述第1绝缘膜的上方，采用与设于所述薄膜晶体管的半导体活性膜或半导体活性膜与欧姆接触膜的层叠膜相同的材料。
5.如权利要求第1项或第2项所述的薄膜晶体管阵列基板，其中所述反射电极具有第1层与设于第1层上方的第2层构成的2层结构，在设有所述接触孔的区域中所述第2层被除去。
6.如权利要求第1项或第2项所述的薄膜晶体管阵列基板，其中所述辅助电容电极形成在所述反射电极下方的大致整个面上。
7.一种在基板上薄膜晶体管设置成阵列状的薄膜晶体管阵列基板的制造方法，其中在所述基板上形成辅助电容电极；在所述辅助电容电极上形成第1绝缘膜；在未设置所述辅助电容电极的区域中，在所述第1绝缘膜的上方或下方形成与所述辅助电容电极绝缘的厚度校正图案；在所述第1绝缘膜及所述厚度校正图案的上方形成反射电极；在所述反射电极上方形成第2绝缘膜；在形成了所述厚度校正图案的区域中，在所述第2绝缘膜上形成接触孔；形成通过所述接触孔与所述反射电极连接的透射电极。
8.如权利要求第7项所述的薄膜晶体管阵列基板的制造方法，其中将所述厚度校正图案形成为与所述辅助电容电极大致相等的厚度。
9.如权利要求第7项或第8项所述的薄膜晶体管阵列基板的制造方法，其中在所述第1绝缘膜的下方，用相同的材料同时形成所述辅助电容电极和所述厚度校正图案。
10.如权利要求第7项或第8项所述的薄膜晶体管阵列基板的制造方法，其中在所述第1绝缘膜的上方，用相同的材料同时形成所述薄膜晶体管的非晶硅膜或非晶硅膜与欧姆接触膜的层叠膜以及所述厚度校正图案。
11.如权利要求第7项或第8项所述的薄膜晶体管阵列基板的制造方法，其中用第1层与设于所述第1层上方的第2层构成的2层结构形成所述反射电极；在设有所述接触孔的区域中除去所述第2层。
12.如权利要求第11项所述的薄膜晶体管阵列基板的制造方法，其中通过2阶段曝光除去所述第2层。
13.如权利要求第7项或第8项所述的薄膜晶体管阵列基板的制造方法，其中在所述反射电极下方的大致整个面上形成所述辅助电容电极。
14.设有权利要求第1项或第2项所述的薄膜晶体管阵列基板的半透射型液晶显示装置。
全文摘要
提供抑制了起因于栅绝缘膜的绝缘破坏的像素电极与辅助电容电极的短路之发生的薄膜晶体管阵列基板。本发明的一个形态的TFT阵列基板(100)设有在反射像素电极(65)下方隔着栅绝缘膜(30)设置的辅助电容电极(23)；设置在反射像素电极(65)上方的层间绝缘膜(70)；在未设置辅助电容电极(23)的区域中设于层间绝缘膜(70)上的接触孔(80)；通过接触孔(80)与反射像素电极(65)连接的透射像素电极(90)；在设有接触孔(80)的区域中设于反射像素电极(65)下方的厚度校正图案(24)，厚度校正图案(24)与辅助电容电极(23)之间被绝缘。
文档编号H01L21/84GK1959993SQ20061014455
公开日2007年5月9日 申请日期2006年11月2日 优先权日2005年11月4日
发明者升谷雄一, 野海茂昭, 永野慎吾 申请人:三菱电机株式会社