专利名称：分离栅极快闪存储器的制造方法
技术领域：
本发明是有关于一种半导体元件的制造方法，,且特别是有关于一种分离 栅极快闪存储器的制造方法。
背景技术：
非易失性存储器(nonvolatile memory)现今被应用于各种电子装置上，如 用于储存结构数据、程序数据等等。快闪存储器是一种非易失性存储器，由 于其可以进行多次数据存入、读取与清除等的动作，因此成为半导体市场中 成长颇为快速的产品。
近来，为了降低半导体元件的制造成本并简化工艺，将存储器的存储单 元(memory cell)与周边电路区(periphery circuit)的元件集成在同 一芯片上已 逐渐成为一种趋势。举例来说，将快闪存储器与周边电路元件集成在同一芯 片上，则称的为嵌入式快闪存储器(embedded flash memory)。另外，在考虑 到存储单元中的元件追求可靠度(reliability)、周边电路区中的元件则追求高 效能(high performance)以及元件施加电压的高低等条件下，需要对应存储单 元与周边电路区的元件特性，而于栅极或堆叠栅极结构与基底之间设置不同 厚度的氧化层，以使元件在操作上可以达到要求。
举例来说，图1所绘示为公知的快闪存储器结构的剖面图。此结构包括 基底IOO、穿隧介电层110、高温氧化层112、栅氧化层114、堆叠栅极结构 120、抹除栅极140、选择栅极142、高压元件的栅极144与低压元件的栅极 146。基底100包括存储单元102、高压电路区104与低压电路区106。上述 各区域由隔离结构108隔离，而高压电路区104与低压电路区106组合即为 周边电路区。堆叠栅极结构120包括由穿隧介电层开始依序为浮置栅极122、 栅间介电层124、控制栅极126与顶盖层130。其中，控制栅极126包括掺 杂多晶硅层126a与金属硅化物层126b。
值得注意的是，存储单元102中的选择栅极142与浮置栅极122之间的 多晶硅层间氧化层(Intemal poly oxidation, IPO)是由高温氧化层112与栅氧
化层114所构成。高压电路区104中的高压元件的栅极144与基底100之间 的栅氧化层以及存储单元102中的选择栅极142与基底100之间的栅氧化层 同样是由穿隧介电层110、高温氧化层112与栅氧化层114所构成。低压电 路区106中的低压元件的栅极146与基底100之间设置一层栅氧化层114。
为了增加存储器抹除的速度，会减少存储单元中的多晶硅层间氧化层的 厚度。然而，在公知的快闪存储器中，存储单元102中的多晶硅层间氧化层 与高压元件的栅氧化层具有相同的高温氧化层112与栅氧化层114,在减少 存储单元102中的多晶硅层间氧化层的厚度的同时，高压元件的栅氧化层的 厚度也随之减少，会降低「时依性介电崩溃(Time-Dependent Dielectric Breakdown; TDDB)」的测试值，而造成高压元件的寿命缩短，使得高压元 件的可靠度降低。
此外，位于高压电路区104及低压电路区106中的隔离结构108边缘的 栅氧化层会因为在制造过程中进行清洗工艺而变薄，而降低高压元件及低压 元件的电性。
发明内容
有鉴于此，本发明的目的就是提供一种分离栅极快闪存储器的制造方 法，能增加高压元件的栅氧化层的厚度。
本发明的再一目的是提供一种分离栅极快闪存储器的制造方法，可解决 高压电路区及低压电路区中的隔离结构边缘的栅氧化层变薄的问题。
本发明提出一种分离栅极快闪存储器的制造方法，首先提供一基底，包 括存储单元、高压电路区及低压电路区，且基底中已形成有多个隔离结构。 接着，于高压电路区中的基底上形成第一氧化层。然后，于低压电路区中的 基底上形成第二氧化层。接下来，于高压电路区中的第一氧化层与低压电路 区中的第二氧化层上形成第一导体层。之后，于存储单元中的基底上形成穿
隧氧化层。随后，于存储单元中的穿隧介电层上形成多个堆叠栅极结构。继 之，于存储单元中的基底上形成共形的第三氧化层。再者，于存储单元中的 第三氧化层上形成第二导体层。随后，移除存储单元中的部份第二导体层。 接着，图案化第一导体层，以于高压电路区中形成多个高压元件的栅极，且 于低压电路区中形成多个低压元件的栅极。
依照本发明的一优选实施例所述，在上述的分离栅极快闪存储器的制造
方法中，堆叠栅极结构包括从穿隧介电层开始依序为第一栅极、栅间介电层、 第二栅极、顶盖层。
依照本发明的 一优选实施例所述，在上述的分离栅极快闪存储器的制造 方法中，堆叠栅极结构更包括间隙壁，位于顶盖层与第二栅极两侧，且位于 栅间介电层上。
依照本发明的 一优选实施例所述，在上述的分离栅极快闪存储器的制造 方法中，第一栅极的材料包括掺杂多晶硅。
依照本发明的 一优选实施例所述，在上述的分离栅极快闪存储器的制造 方法中，栅间介电层的材料包括氧化硅或氧化硅/氮化硅/氧化硅。
依照本发明的 一优选实施例所述，在上述的分离栅极快闪存储器的制造 方法中，第二栅极的材料为掺杂多晶硅或多晶硅化金属。
依照本发明的一优选实施例所述，在上述的分离栅极快闪存储器的制造 方法中，顶盖层的材料包括氮化硅。
依照本发明的 一优选实施例所述，在上述的分离栅极快闪存储器的制造 方法中，于高压电路区中的基底上形成第一氧化层的方法为先于基底上形成 第一氧化层。接着，于高压电路区中的第一氧化层上形成第一图案化掩模层。 然后，移除未被第一图案化掩模层覆盖住的第一氧化层。接下来，移除第一 图案化掩模层。
依照本发明的一优选实施例所述，在上述的分离栅极快闪存储器的制造 方法中，第一导体层的形成方法为先于基底上形成第一导体材料层。接着， 于高压电路区及低压电路区中的导体材料层上形成第二图案化掩模层。然 后，移除未被第二图案化掩模层覆盖住的第一导体材料层。接下来，移除第 二图案化掩模层。
依照本发明的一优选实施例所述，在上述的分离栅极快闪存储器的制造 方法中，存储单元中的部份第二导体层的移除方法包括回蚀刻法。
本发明提出一种分离栅极快闪存储器的制造方法，首先提供一基底，包 括存储单元、高压电路区及低压电路区。接着，于基底上形成第一氧化层。
再者，于基底中形成多个隔离结构。继之，移除存储单元与低压电路区中的 第一氧化层。然后，于低压电路区中的基底上形成第二氧化层。接下来，于 高压电路区中的第一氧化层与低压电路区中的第二氧化层上形成第一导体 层。接下来，于存储单元中的基底上形成穿隧氧化层。之后，于存储单元中
的穿隧介电层上形成多个堆叠栅极结构。继之，于存储单元中的基底上形成 共形的第三氧化层。再者，于存储单元中的第三氧化层上形成第二导体层。 随后，移除存储单元中的部份第二导体层。接着，图案化第一导体层，以于 高压电路区中形成多个高压元件的栅极，且于低压电路区中形成多个低压元
件的栅极。
依照本发明的 一优选实施例所述，在上述的分离栅极快闪存储器的制造 方法中，存储单元与低压电路区中的第一氧化层的移除方法为先于高压电路 区中的第一氧化层上形成第一图案化掩模层。接着，移除未被第一图案化掩 模层覆盖住的第一氧化层。然后，移除第一图案化掩^f莫层。
基于上述，由于在本发明所提出的分离栅极快闪存储器的制造方法中， 高压元件的栅氧化层在工艺上并非与选择栅极的栅氧化层一起形成而是个
别形成，因此可以有效地增加高压元件的栅氧化层的厚度，以提高TDDB的 测试值，且可以延长高压元件的寿命，提升高压元件的可靠度。
此外，由于在形成高压元件与低压元件的栅氧化层之后，就直接在栅氧 化层上形成用以形成栅极的导体层，因此可以改善高压电路区及低压电路区 中的隔离结构边缘的栅氧化层因清洗工艺而变薄的问题，以提升高压元件及 低压元件的电性。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举优 选实施例，并配合所附图式，作详细说明如下。
图1所绘示为公知的分离栅极快闪存储器结构的剖面图。 图2A至图2H所绘示为本发明一实施例的分离栅极快闪存储器的制造 流程剖面图。
主要元件符号说明
100、200:基底102、202:存储单元
104、204:高压电路区106、206: 4氐压电3各区
108、208:隔离结构110、220:穿隧介电层
112:高温氧化层114:栅氧化层
120、222:堆叠4册纟及结构122:浮置栅极
124、226: 4册间介电层126:控制栅极126a、228a:掺杂多晶硅层126b、228b:金属硅化物层
130、130a、 130b、 230、 230a、 230b:顶盖层
132、232:间隙壁140:抹除栅极
142:选择栅极144、240:高压元件的栅极
146、242:低压元件的栅极210、214、 234:氧化层
212、218:图案化掩模层216:导体层
224:第 一栅极228:第二栅极
236:第三栅极238:第四栅极
具体实施例方式
图2A至图2H所绘示为本发明一实施例的分离栅极快闪存储器的制造
流程剖面图。
首先，请参照图2A。提供基底200，基底200例如是硅基底。基底200 包括存储单元202、高压电路区204与低压电路区206,且基底200中已形 成有隔离结构208,各区域皆由隔离结构208隔离，而高压电路区204与低 压电路区206组合即为周边电路区。
此外，还可以分别对存储单元202、高压元件区204与低压元件区206 中的基底200进行离子注入工艺，以于存储单元202、高压元件区204与低 压元件区206的基底200中形成掺杂井区及其它掺杂区。其中，离子注入的 材质可以是n型或p型，将视其元件的设计而定。且其工艺方法应为本领域 技术人员所熟知，故于此不再赘述。
接着，于基底200上形成氧化层210。氧化层210的材料例如是氧化硅， 其形成方法例如是热氧化法。
在本实施例是先于基底200中形成隔离结构208，再于基底200上形成 氧化层210,但并不用以限制本发明。在另一实施例中，可先于基底200上 形成氧化层210，再于基底200中形成隔离结构208 ，而隔离结构208例如 是浅沟槽隔离结构，其形成方法为本领域技术人员所周知，故于此不再赘述。
继之，请参照图2B,于存储单元202与高压电路区204中的氧化层210 上形成图案化掩模层212。
然后，移除未被图案化掩模层212覆盖住的氧化层210，而高压电路区 204中所留下来的氧化层210作为高压元件的栅氧化层，其移除方法例如是
干式蚀刻法。
在此实施例中，图案化掩模层212是形成在存储单元202与高压电路区 204中的氧化层210上，所以在以图案化掩模层212作为掩模时，只移除了 低压电路区206中的氧化层210,而存储单元202中的氧化层210会于后续 工艺中移除。在另一实施例中，可将图案化掩模层212只形成于高压电路区 204中的氧化层210上，因此在以图案化掩模层212作为掩模时，会同时移 除未被图案化掩模层212覆盖住的位于存储单元202及低压电路区206中的 氧化层210。
接下来，请参照图2C，移除图案化掩模层212,其移除方法例如是灰化 或蚀刻法。然后，于低压电路区206中的基底200上形成氧化层214，其形 成方法例如是干式氧化法或是原位蒸汽生成(in situ steam generation, ISSG )法。
而后，请参照图2D,于基底200上形成导体层216,并覆盖于氧化层 210与氧化层214上。导体层26的材料例如是掺杂多晶硅，而其形成方法 例如是先以化学气相沉积法形成未掺杂多晶硅层，接着再进行掺杂工艺，或 者是直接以化学气相沉积法形成临场掺杂多晶硅层。
接着，于高压电路区204及低压电路区206中的导体层216上形成图案 化掩模层218。
然后，请参照图2E，移除未被图案化掩模层218覆盖住的导体层216, 而留下形成于高压电路区204中的氧化层210与低压电路区206中的氧化层 214上的导体层216。其中，移除未被图案化掩模层218覆盖住的导体层216 的方法例如是干式蚀刻法。接下来，移除图案化掩模层218，其移除方法例 如是灰化或蚀刻法。
之后，请参照图2F，移除位于存储单元202中的基底200上的氧化层 210，其移除方法例如是干式蚀刻法。
接着，于存储单元202中的基底200上形成穿隧氧化层220。穿隧介电 层220的材料例如是氧化硅，其形成方法例如是热氧化法。之后，于存储单 元202中的穿隧介电层220上形成堆叠栅极结构222。
堆叠栅极结构222从穿隧介电层220开始例如是依序为第一栅极224、 栅间介电层226、第二栅极228、顶盖层230。堆叠栅极结构222还包括间隙 壁232,位于顶盖层230与第二栅极228两侧壁，且位于栅间介电层226上。
其中，第一栅极224的材料例如是掺杂多晶硅，其形成方法例如是先化 学气相沉积法形成未掺杂多晶硅层，接着再进行掺杂工艺；或者是直接以化 学气相沉积法形成临场掺杂多晶硅层。栅间介电层226的材料例如是氧化硅 或氧化硅/氮化硅/氧化硅，其形成方法例如是化学气相沉积法。第二栅极228 的材料例如是导体层，如掺杂多晶硅或多晶硅化金属。因此，第二栅极228 可例如是由掺杂多晶硅层228a与金属硅化物层228b所组成。其中掺杂多晶 硅层226a的形成方法与第一栅极224相同，而金属硅化物层226b的材料例 如是硅化鴒、硅化钛、硅化钴、硅化钽、硅化镍、硅化铂或硅化钯，其形成 方法例如是化学气相沉积法 第 一栅极224例如是作为浮置栅极；第二栅极 228例如是作为控制栅极。
另外，顶盖层230例如是单层结构；或者是由顶盖层230a与顶盖层230b 所组成的两层堆叠结构。单层顶盖层的材料例如是氧化硅、氮化硅、氮氧化 硅或其他合适材料，其形成方法例如是先形成顶盖材料层，接着再以各向异 性蚀刻法移除部分顶盖材料层。另外，两层堆叠结构的顶盖层230a的材料 例如是氮化硅、氮氧化硅或其他合适材料。而顶盖层230b的材料例如是四 乙羟基硅氧化层或其他合适材料。顶盖层230a与顶盖层230b的形成方法例 如是先于基底200上依序形成顶盖层230a的材料层与顶盖层230b的材料层， 接着再以各向异性蚀刻法移除部分上述材料层。
堆叠栅极结构222的形成方法例如是先形成其中所有膜层的材料层，再 图案化上述所有膜层直至穿隧介电层220的表面。
随后，请参照图2G,于基底200上形成共形的氧化层234。氧化层234 的形成方法例如是进行一 个高温氧化物的沉积工艺。
继之，于氧化层234上形成导体层(未绘示)。导体层的材料例如是#^杂 多晶硅，而其形成方法例如是先以化学气相沉积法形成未掺杂多晶硅层，接 着再进行掺杂工艺；或者是直接以化学气相沉积法形成临场掺杂多晶硅层。
之后，移除存储单元202中的部份导体层，以于堆叠栅极结构222之间 形成第三栅极236,以及于堆叠栅极结构222中最外侧的堆叠栅极结构222 的其中之一的侧壁上形成第四栅极238,并可同时移除高压电路区204与低 压电路区206中的导体层，其移除的方法例如是回蚀刻法。
再者，请参照图2H，图案化导体层216,以于高压电路区204中形成高
压元件的栅极240，且于低压电路区206中形成低压元件的栅极242,而在
图案化导体层216的同时，会一并图案化高压电路区204及低压电路区206 中的穿隧介电层220及氧化层234。
由于，作为高压元件的栅氧化层的氧化层210在工艺上是个别形成，并 非与第四栅极238(选择4册极)的栅氧化层(由穿遂氧化层220及氧化层234所 组成)一起形成，而可以个别控制氧化层210的厚度，因此能有效地增加高 压元件的栅氧化层的厚度。此外，由于高压元件的栅氧化层的厚度增加，因 此能提高TDDB的测试值，且可以延长高压元件的寿命，提升高压元件的可 靠度。
此外，由于在形成高压电路区204及低压电路区206中的氧化层210及 氧化层214之后，就直4妻在氧化层210及氧化层214上形成用以形成4册极的 导体层216，因此可以改善高压电路区204及低压电路区206中的隔离结构 208边缘的氧化层210及氧化层214因清洗工艺而变薄的问题，以提升高压 元件及低压元件的电性。
综上所述，本发明至少具有下列优点
1. 由于在本发明所提出的分离栅极快闪存储器的制造方法中，高压元件 的栅氧化层在工艺上是个别形成，因此可以有效地增加高压元件的栅氧化层
的厚度。
2. 依照本发明所提出的分离栅极快闪存储器的制造方法所制造的高压元 件具有较高的TDDB测试值、较长的使用寿命及较高的可靠度。
3. 本发明所提出的分离栅极快闪存储器的制造方法能改善高压电路区及 低压电路区中的隔离结构边缘的栅氧化层因清洗工艺而变薄的问题，因此可 以所形成的高压元件及低压元件具有优选的电性。
虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明，任何 本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润 饰，因此本发明的保护范围当视后附的权利要求范围所界定者为准。
权利要求
1.一种分离栅极快闪存储器的制造方法，包括提供一基底，包括一存储单元、一高压电路区及一低压电路区，且该基底中已形成有多个隔离结构；于该高压电路区中的该基底上形成一第一氧化层；于该低压电路区中的该基底上形成一第二氧化层；于高压电路区中的该第一氧化层与该低压电路区中的该第二氧化层上形成一第一导体层；于该存储单元中的该基底上形成一穿隧氧化层；于该存储单元中的该穿隧介电层上形成多个堆叠栅极结构；于存储单元中的该基底上形成共形的一第三氧化层；于该存储单元中的该第三氧化层上形成一第二导体层；移除该存储单元中的部份该第二导体层；以及图案化该第一导体层，以于该高压电路区中形成多个高压元件的栅极，且于该低压电路区中形成多个低压元件的栅极。
2. 如权利要求l所述的分离栅极快闪存储器的制造方法，其中该些堆叠栅极结构包括从穿隧介电层开始依序为一第一栅极、 一栅间介电层、 一第二栅极、 一顶盖层。
3. 如权利要求2所述的分离栅极快闪存储器的制造方法，其中该些堆叠栅极结构更包括一间隙壁，位于该顶盖层与该第二栅极两侧，且位于该栅间介电层上。
4. 如权利要求2所述的分离栅极快闪存储器的制造方法，其中该第一才册极的材料包括掺杂多晶硅。
5. 如权利要求2所述的分离栅极快闪存储器的制造方法，其中该栅间介电层的材料包括氧化硅或氧化硅/氮化珪/氧化硅。
6. 如权利要求2所述的分离栅极快闪存储器的制造方法，其中该第二 栅极的材料为掺杂多晶硅或多晶硅化金属。
7. 如权利要求2所述的分离栅极快闪存储器的制造方法，其中该顶盖 层的材料包括氮化硅。
8. 如权利要求1所述的分离栅极快闪存储器的制造方法，其中于该高压电路区中的该基底上形成该第 一氧化层的方法包括于该基底上形成该第一氧化层；于该高压电路区中的该第 一氧化层上形成一第 一图案化掩模层； 移除未被该第 一 图案化掩模层覆盖住的该第 一氧化层；以及 移除该第一图案化掩模层。
9. 如权利要求1所述的分离栅极快闪存储器的制造方法，其中该第一 导体层的形成方法包括于该基底上形成一第一导体材料层；化掩模层；移除未被该第二图案化掩模层覆盖住的该第 一导体材料层；以及 移除该第二图案化掩模层。
10. 如权利要求1所述的分离栅极快闪存储器的制造方法，其中该存储 单元中的部份该第二导体层的移除方法包括回蚀刻法。
11. 一种分离栅极快闪存储器的制造方法，包括 提供一基底，包括一存储单元、 一高压电路区及一低压电路区； 于该基底上形成一第一氧化层；于该基底中形成多个隔离结构；移除该存储单元与该低压电路区中的该第 一 氧化层；于该低压电^^区中的该基底上形成一第二氧化层；于高压电路区中的该第一氧化层与该低压电路区中的该第二氧化层上 形成一第一导体层；于该存储单元中的该基底上形成一穿隧氧化层；于该存储单元中的该穿隧介电层上形成多个堆叠栅极结构；于存储单元中的该基底上形成共形的一第三氧化层；于该存储单元中的该第三氧化层上形成一第二导体层；移除该存储单元中的部份该第二导体层；以及图案化该第一导体层，以于该高压电路区中形成多个高压元件的栅极， 且于该低压电路区中形成多个低压元件的栅极。
12. 如权利要求11所述的分离栅极快闪存储器的制造方法，其中该些 堆叠栅极结构包括从穿隧介电层开始依序为一第一栅极、 一栅间介电层、一第二栅极、 一顶盖层。
13. 如权利要求12所述的分离栅极快闪存储器的制造方法，其中该些 堆叠栅极结构更包括一间隙壁，位于该顶盖层与该第二栅极两侧，且位于该 栅间介电层上。
14. 如权利要求12所述的分离栅极快闪存储器的制造方法，其中该第 一栅极的材料包括掺杂多晶硅。
15. 如权利要求12所述的分离栅极快闪存储器的制造方法，其中该栅 间介电层的材料包括氧化硅或氧化硅/氮化硅/氧化硅。
16. 如权利要求12所述的分离栅极快闪存储器的制造方法，其中该第 二栅极的材料为掺杂多晶硅或多晶硅化金属。
17. 如权利要求12所述的分离栅极快闪存储器的制造方法，其中该顶 盖层的材料包括氮化硅。
18. 如权利要求11所述的分离栅极快闪存储器的制造方法，其中该存 储单元与该低压电路区中的该第 一氧化层的移除方法包括于该高压电路区中的该第 一氧化层上形成一第 一图案化掩模层； 移除未被该第 一图案化掩模层覆盖住的该第 一氧化层；以及 移除该第一图案化掩模层。
19. 如权利要求11所述的分离栅极快闪存储器的制造方法，其中该第 一导体层的形成方法包括于该基底上形成一第一导体材料层；化掩模层；移除未被该第二图案化掩模层覆盖住的该第 一导体材料层；以及 移除该第二图案化掩模层。
20. 如权利要求11所述的分离栅极快闪存储器的制造方法，其中该存 储单元中的部份该第二导体层的移除方法包括回蚀刻法。
全文摘要
本发明提供一种分离栅极快闪存储器的制造方法，先提供基底，包括存储单元、高压电路区及低压电路区。接着，于高压电路区中的基底上形成第一氧化层。然后，于低压电路区中的基底上形成第二氧化层。接下来，于第一氧化层与第二氧化层上形成第一导体层。之后，于存储单元中的基底上形成穿隧氧化层。随后，于穿隧介电层上形成堆叠栅极结构。继之，于存储单元中的基底上形成共形的第三氧化层。再者，于第三氧化层上形成第二导体层。随后，移除部份第二导体层。接着，图案化第一导体层，以于形成高压元件的栅极及低压元件的栅极。
文档编号H01L21/70GK101174593SQ20061015988
公开日2008年5月7日 申请日期2006年11月2日 优先权日2006年11月2日
发明者王进忠, 魏鸿基 申请人:力晶半导体股份有限公司