高性能fet器件和方法

专利名称：高性能fet器件和方法
技术领域：
本发明大体上涉及一种具有栅极电压偏置源电路元件的外延层结 构，用于改善半导体场效应晶体管(FET)器件的性能，更具体地用于改 善FET器件的高频性能，以及涉及这种器件的方法。
背景技术：
可以将场效应晶体管(FET)器件用于放大器电路中以增加射频(RF) 功率。传统的FET具有简单的结构并且容易制作。已经将砷化镓用于获 得高频性能。将诸如碳化硅和氮化镓之类的宽带隙半导体材料用于获得 高功率性能，尤其在诸如高温和高辐射条件的不利操作条件中。
FET的有源层(active layer)属于其上存在漏极区、源极区和栅 极区的半导体层，其中栅极区位于漏极和源极之间。任意一种n型或P 型导电类型的电载流子存在于有源区中，并将响应于在有源层上形成的 源极区和漏极区之间产生的电场、以及响应于施加到在有源层上形成的 栅极区的信号电压来移动。有源沟道指有源层内部电载流子响应于栅极 触点上的信号移动的那部分。FET的速度适合于其高频操作的能力，并 且高速度的响应要求高载流子迁移率。FET操作于高频的能力增加了其 功能以及可以被采用的潜在应用的数目。已经公开了用于外延层结构的 各种设计以增加FET的高频性能，并且以延伸FET操作的最大频率。
存在几种FET类型。例如，FET可以不具有金属栅极触点和有源层
之间的中间过渡层，在这种情况下形成金属半导体场效应晶体管
(MESFET)。可选地，FET还可以包括栅极触点和有源层之间的中间附加 材料层，用于形成结型场效应晶体管(JFET)，或者FET可以包括栅极触 点和有源层之间的金属氧化物材料层，用于形成金属氧化物场效应晶体 管(M0SFET)。
针对外延层FET操作频率的上限可以通过几种方法来改进。理想的 是在有源沟道中具有n型载流子的FET具有较高的电子迁移率。针对高 频应用，优选的有源层材料是那些具有高饱和电子漂移速度的材料。因 为FET的半导体层是外延的，那么其上生长了每一层的层影响器件的总 体特征(例如，参见Palmour的美国专利No. 5.270,554，结合在此作为 参考)。
在一下美国专利中公开了各种FET和相关结构，将其全部内容一并 在此作为参考-
Sriran5， 821,576
Baliga5， 399， 883
Tehrani et al.5， 081,511
Strifler et al.4， 935， 377
Ueno5， 227, 644
Hasegawa5， 643,811
Palmour5， 270， 554
Alok et al.6， 559， 068
Yang et al.6, 806， 157
Goronkin et aL5， 298， 441
Buynoski5， 729， 045
Donath et al.6， 274, 916
关于本发明，应该注意的是耗尽层区域出现在p型半导体层上外延生长的n型半导体层的截面边界处。可以通过n型和p型半导体层两端 的偏置电压的合适施加来增加耗尽层区域的厚度。
用于控制FET中的耗尽区厚度的这种电压偏置的施加可以通过栅极 触点和衬底之间偏置电压的施加来实现，所述FET具有第一半导体层，
在所述第一半导体层上外延生长了有源半导体层，假设(1)衬底上存 在合适的电极；(2)衬底和栅极触点之间的全部层足够地并且恰当地导
电；以及(3 )合适的栅极电压电路元件存在于栅极触点和衬底电极之间。 按照类似的方式，用于控制FET中的耗尽区厚度的这种电压偏置的 施加可以替代地通过栅极触点和第一半导体层之间偏置电压的施加来实 现，所述FET具有第一半导体层，在所述第一半导体层上外延生长了有 源半导体层，假设(1)第一半导体层上存在合适的电极；以及(2)合 适的栅极电压电路元件存在于栅极触点和第一半导体层电极之间。
关于本发明，可以将外延层MESFET设计在有源层中具有或者n型 材料或P型材料，因此有源层中的电载流子可以是n型或p型的。针对 在有源层中具有P型载流子的外延层MESFET操作频率的上限已经通过针 对与栅极触点相邻的P型载流子的较高值的迁移率来改进。
类似地，针对在有源层中具有n型载流子的外延层MESFET操作频 率的上限将通过在与栅极触点相邻的有源层中具有较高值的n型载流子 迁移率来改进。
关于本发明，宽带隙半导体材料对于器件高频操作是有益的。氧化 锌是一种宽带系材料，并且其也表现出较好的辐射电阻性质。氧化锌的 宽带隙半导体膜现在可用于n型和p型载流子类型，所述载流子类型具 有足够用于制造半导体器件的性质。
具体地，White等人(US 6,291,085)公开了一种p型掺杂的氧化 锌膜，其中可以将所述膜结合到包括FET的半导体器件中。
此外，White等人(US 6,342,313)公开了一种具有至少约1015受 主/cm3的净受主浓度的p型掺杂金属氧化物膜，其中-
(1) 所述膜是从由以下族构成的组中选择的元素的氧化物，包括 2族元素(铍、镁、钙、锶、钡和镭)、12族元素(锌、镉和汞)、以及 2和12族元素、12和16族元素(氧、硫、硒、碲和钋)；以及
(2) 其中p型掺杂剂是从由以下族构成的组中选择的元素，包括 l族元素(氢、锂、钠、钾、铷、铯、钫)、ll族元素(铜、银和金)、5 族元素(钒、铌和钽)和15族元素(氮、钾、砷、锑、铋)。
另外，White等人(US 6， 410， 162)公开了一种p型掺杂的氧化锌 膜，其中P型掺杂剂是由1族、11族、5族和15族元素中选择的，并且 其中将所述膜结合到包括FET的半导体器件中。该专利还公开了 p型掺 杂氧化锌膜，其中p型掺杂剂是从1族、11族、5族和15族元素中选择 的，并且其中将所述膜结合到半导体器件中，作为用于与器件中的材料 晶格匹配的衬底材料。
将以上参考文献的每一个和全部结合在此作为参考，并且作为该专 利申请的一部分，如同这里全部阐述的一样。
半导体FET器件的功率、效率、功能和速度受到有源层中n型或者 P型载流子迁移率的限制。将碳化硅和氮化镓材料用作FET中的材料以 增加高频性能和高功率操作条件。然而，这种性能由于有源层中载流子 的较低迁移率而受到限制。
本领域的普通技术人员应该理解，有源层中载流子的较高迁移率将 改善场效应晶体管的高频性能。
可以操作于较高速度的FET器件理想的用于许多商用和军事领域， 包括但不限于诸如通信网络、雷达、传感器和医学成像之类的各个领域。
因此，需要提供一种FET，所述FET可以由诸如氧化锌、碳化硅和 氮化镓、及每种材料的合金之类的宽带隙半导体材料制造，并且所述FET 具有外延层结构使得所述FET在功能和速度方面具有改进的性能，并且 可以用于高频。
还需要提供一种FET，所述FET可以由诸如硅和砷化镓之类的半导 体材料制造，所述FET具有外延结构使得所述FET在功能和速度方面具 有改进的性能，并且可以用于高频。
还存在以下需要FET器件在室温下具有较高迁移率的n型载流子。 另外，存在以下需要FET器件在室温下具有较高迁移率的p型载 流子。
还需要提供一种FET器件，所述FET器件具有可以用于高频的具有 较高迁移率的载流子。
还存在以下需要可以对载流子在其中移动的有源沟道的厚度进行 调节以便实现较高的载流子迁移率。
还存在以下需要具有合适的栅极电压源电路元件的外延层FET结
构，可以采用所述电路元件来调节载流子在栅极触点附近移动的有源沟 道层的厚度，以及用于增加栅极电极附近的有源沟道层中的载流子的迁 移率。

发明内容
本发明尤其处理了这些需要。具体地，本发明的一个方面提出了一 种具有栅极电压偏置源电路元件的外延层结构，用于改进半导体场效应
晶体管(FET)器件的功能和速度，并且具有用于操作于高频的特定能力。
本发明的一个实施例提出了一种金属半导体场效应晶体管 (MESFET)，包括具有n型传导性的单晶碳化硅衬底；在所述衬底上形 成的n型氧化锌的第一外延层；以及在所述第一外延层上形成的p型氧 化锌的第二外延层。第二外延层用作有源层。将欧姆触点形成于有源层 上两个分离的区域的每一个上，所述分离区域分别限定了所述区域之一 作为源极以及所述区域的另一个作为漏极，并且将肖特基金属栅极触点 安置第二外延层在欧紐触点之间的那部分上，从而在源极和漏极之间， 形成有源层。将电导线(electrical lead)应用于源极和漏极触点，将 信号偏置施加到肖特基触点，并且栅极电压偏置源电路元件提供栅极触 点和衬底或第一半导体层之间的偏置电压，从而产生跨越第一半导体层 和有源层的电压，所述电压具有恰当的极性和足够的幅度以增加器件的 功能和高频性能。
不限制本发明，应该注意的是具有恰当的极性和幅度的栅极电压偏 置源电路元件的应用增加了耗尽层区域的厚度，并且从而减小了栅极触 点附近其中p型载流子流过的有源沟道层的厚度，因此实现了提供针对 P型载流子的较高迁移率和较高器件速度的理想操作特性。
另外，本发明还表现出在栅极触点附近的有源沟道层中的P型载流 子的迁移率超过了在P型氧化性的较厚层中以及体材料型氧化锌中所报 道的p型载流子的迁移率值因子100。
不限制本发明，在栅极触点附近的限制层中p型载流子增加的迁移 率可以是由于与栅极触点附近的有源沟道层中减小的大小相关联的量子 限制效应导致的。
不限制本发明，针对栅极触点附近的P型载流子较高迁移率的一种 解释是由尺寸之一中的限制导致的效应产生的，即包含移动的P型载流 子的栅极触点附近的有源沟道中的厚度。
不限制本发明，栅极触点附近的限制层中的p型载流子增加的迁移
率可能是由于来自杂质减小的散射导致的。
以下结合附图详细描述本发明的其他实施例和方面。具体地，根据 本发明的以下详细描述并且结合示出了本发明示范性实施例的附图，本 发明的其他细节、优点和特征以及其中实现根据本发明的FET器件操作 的方式将变得显而易见。


图l是根据本发明的金属半导体场效应晶体管(MESFET)的第一实 施例的示意剖面。有源层是P型半导体材料，这里由电池符号表示的栅 极电压偏置源电路元件位于栅极触点和n型衬底之间。
图2是根据本发明的MESFET的第二实施例的示意剖面。有源层是n
型半导体材料，栅极电压偏置源电路元件位于栅极触点和P型衬底之间。 图3是根据本发明的MESFET的第三实施例的示意剖面。有源层是p 型半导体材料，栅极电压偏置源电路元件位于栅极触点和n型第一半导
体层之间。
图4是根据本发明的MESFET的第四实施例的示意剖面。有源层是n 型半导体材料，栅极电压偏置源电路元件位于栅极触点和P型第一半导 体层之间。
图5是根据本发明的MESFET的第五实施例的示意剖面。有源层是p 型半导体层。n型缓冲层位于n型衬底和n型第一半导体层之间。栅极 电压偏置源电路元件位于栅极触点和n型衬底之间。
图6是根据本发明的MESFET的第六实施例的示意剖面。有源层是n 型半导体层。P型缓冲层位于P型衬底和P型第一半导体层之间。栅极 电压偏置源电路元件位于栅极触点和P型衬底之间。
图7是根据本发明的MESFET的第七实施例的示意剖面。有源层是p 型半导体层。缓冲层位于衬底和n型第一半导体层之间。栅极电压偏置源电路元件位于栅极触点和n型第一半导体层之间。
图8是根据本发明的MESFET的第八实施例的示意剖面。有源层是n 型半导体层。p型缓冲层位于衬底和P型第一半导体层之间。栅极电压 偏置源电路元件位于栅极触点和P型第一半导体层之间。
图9示出了本发明的具体实施例，配置用于作为MESFET操作以实 现高速性能。衬底是n型碳化硅。第一半导体层是本征的n型氧化锌。 第二半导体层是有源层，并且是掺杂砷的P型氧化锌。将电触点形成于 n型衬底上，用于允许将栅极电压偏置源电路元件连接在栅极触点和n 型衬底之间，电压极性使得栅极触点相对于n型衬底是负的。然后，对 制作的器件进行电流和电压特性测试。调节栅极电压偏置的幅度以足以 提高性能特性。
图10针对根据本发明MESFET的上述第一实施例，示出了针对栅极 偏置电压Ve的选定值的漏极电流1。对漏极电压VD，所述栅极偏置电压Vc 是由栅极电压偏置源电路元件提供给栅极触点的、相对于n型衬底的电 压。有源层是掺杂有砷的P型氧化锌。
图11针对根据本发明第一实施例的场效应晶体管(MESFET)的第 一实施例，示出了漏极电流I。对栅极偏置电压Ve，所述栅极电压Vs是由 栅极电压偏置源电路元件提供给栅极触点的、相对于n型衬底的电压。 漏极电压VD是-5伏。有源层是掺杂有砷的p型氧化锌。
图12示出了针对本发明上述第一实施例的、位于n型氧化锌第一 半导体层与作为有源层的P型半导体层的界面区域处的耗尽区。
具体实施例方式
图1示出了根据本发明的FET的第一实施例100。将n型导电性的 第一半导体层104外延生长到n型导电性的单晶衬底102上。将p型导 电性的第二半导体层106外延生长到第一半导体n型层上。将栅极区G、 漏极区D和源极区S限定在第二半导体p型层106上，其中栅极区G位 于源极区S和漏极区D之间。将欧姆电触点112形成于源极和漏极区上。 将栅极触点形成于栅极区G上，从而形成具有p型载流子的有源层。将 漏极电压施加在源极和漏极之间以在有源层中形成电场。针对电触点，
准备衬底，并且将电触点形成于n型衬底上，足够允许将栅极电压偏置 源电路元件连接在栅极触点和n型衬底之间，其中电压极性使得栅极触 点相对于n型衬底是负的。调节栅极电压偏置的幅度使得足以提高器件 的性能特性。
图2示出了根据本发明的FET的第二实施例200。将p型导电性的 第一半导体层204外延生长到p型导电性的单晶衬底202上。将n型导 电性的第二半导体层206外延生长到第一半导体p型层204上。将栅极 区G、漏极区D和源极区S限定在第二半导体n型层206上，其中栅极 区G位于源极区S和漏极区D之间。将欧姆电触点形成于源极和漏极区 上。将栅极触点形成于栅极区上，从而形成具有n型载流子的有源层。 将漏极电压施加在源极和漏极之间以在有源层中形成电场。针对电触点， 准备衬底，并且将电触点形成于P型衬底上，足够允许将栅极电压偏置 源电路元件连接在栅极触点和P型衬底之间，其中电压极性使得栅极触 点相对于P型衬底是正的。调节栅极电压偏置的幅度使得足以提高器件 的性能特性。
图3示出了根据本发明的FET的第三实施例300。将n型导电性的 第一半导体层304外延生长到单晶衬底302上。将p型导电性的第二半 导体层306外延生长到第一半导体n型层304上。将栅极区G、漏极区D 和源极区S限定在第二半导体p型层306上，其中栅极区G位于源极区 S和漏极区D之间。将欧姆电触点形成于源极和漏极区上。将栅极触点 形成于栅极区上，从而形成具有P型载流子的有源层。将漏极电压施加 在源极和漏极之间以在有源层中形成电场。针对电触点，准备第一半导 体n型层，并且将电触点形成于第一半导体n型层上，足够允许将栅极 电压偏置源电路元件连接在栅极触点和第一半导体n型层之间，其中电 压极性使得栅极触点相对于第一半导体n型层是负的。调节栅极电压偏
置的幅度使得足以提高器件的性能特性。
图4示出了根据本发明的FET的第四实施例400。将p型导电性的 第一半导体层404外延生长到单晶衬底402上。将n型导电性的第二半 导体层106外延生长到第一半导体p型层404上。将栅极区G、漏极区D 和源极区S限定在第二半导体n型层406上，其中栅极区G位于源极区
S和漏极区D之间。将欧姆电触点形成于源极和漏极区上。将栅极触点
形成于栅极区上，从而形成具有n型载流子的有源层。将漏极电压施加
在源极和漏极之间以在有源层中形成电场。针对电触点，准备第一半导 体p型层，并且将电触点形成于第一半导体p型层上，足够允许将栅极 电压偏置源电路元件连接在栅极触点和第一半导体p型层之间，其中电 压极性使得栅极触点相对于第一半导体p型层是正的。调节栅极电压偏 置的幅度使得足以提高器件的性能特性。
图5示出了根据本发明的FET的第五实施例500。将n型导电性的 缓冲层504外延生长到n型单晶衬底502上。将n型导电性的第一半导 体层506外延生长到n型缓冲层504上。将p型导电性的第二半导体层 外延生长到第一半导体n型层506上。将栅极区G、漏极区D和源极区S 限定在第二半导体P型层508上，其中栅极区G位于源极区S和漏极区 D之间。将欧姆电触点形成于源极和漏极区上。将栅极触点形成于栅极 区上，从而形成具有P型载流子的有源层。将漏极电压施加在源极和漏 极之间以在有源层中形成电场。针对电触点，准备衬底，并且将电触点 形成于n型衬底上，足够允许将栅极电压偏置源电路元件连接在栅极触 点和n型衬底之间，其中电压极性使得栅极触点相对于n型衬底是负的。 调节栅极电压偏置的幅度使得足以提高器件的性能特性。
图6示出了根据本发明的FET的第六实施例600。将p型导电性的 缓冲层604外延生长到p型单晶衬底602上。将p型导电性的第一半导 体层606外延生长到p型缓冲层604上。将n型导电性的第二半导体层 外延生长到第一半导体p型层606上。将栅极区G、漏极区D和源极区S 限定在第二半导体n型层608上，其中栅极区G位于源极区S和漏极区 D之间。将欧姆电触点形成于源极和漏极区上。将栅极触点形成于栅极 区上，从而形成具有n型载流子的有源层。将漏极电压施加在源极和漏 极之间以在有源层中形成电场。针对电触点，准备衬底，并且将电触点 形成于P型衬底上，足够允许将栅极电压偏置源电路元件连接在栅极触 点和P型衬底之间，其中电压极性使得栅极触点相对于P型衬底是正的。 调节栅极电压偏置的幅度使得足以提高器件的性能特性。
图7示出了根据本发明的FET的第七实施例700。将缓冲层704生
长到单晶衬底702上。将n型导电性的第一半导体层706外延生长到缓 冲层704上。将p型导电性的第二半导体层708外延生长到第一半导体 n型层706上。将栅极区G、漏极区D和源极区S限定在第二半导体p 型层708上，其中栅极区G位于源极区S和漏极区D之间。将欧姆电触 点形成于源极和漏极区上。将栅极触点形成于栅极区上，从而形成具有 P型载流子的有源层。将漏极电压施加在源极和漏极之间以在有源层中 形成电场。针对电触点，准备第一半导体n型层，并且将电触点形成于 第一半导体n型层上，足够允许将栅极电压偏置源电路元件连接在栅极 触点和第一半导体n型层之间，其中电压极性使得栅极触点相对于第一 半导体n型层是负的。调节栅极电压偏置的幅度使得足以提高器件的性 能特性。
图8示出了根据本发明的FET的第八实施例800。将缓冲层804生 长到单晶衬底802上。将p型导电性的第一半导体层806外延生长到缓 冲层804上。将n型导电性的第二半导体层外808延生长到第一半导体 p型层806上。将栅极区G、漏极区D和源极区S限定在第二半导体n 型层808上，其中栅极区G位于源极区S和漏极区D之间。将欧姆电触 点形成于源极和漏极区上。将栅极触点形成于栅极区上，从而形成具有 n型载流子的有源层。将漏极电压施加在源极和漏极之间以在有源层中 形成电场。针对电触点，准备第一半导体P型层，并且将电触点形成于 第一半导体p型层上，足够允许将栅极电压偏置源电路元件连接在栅极
触点和第一半导体P型层之间，其中电压极性使得栅极触点相对于第一 半导体P型层是正的。调节栅极电压偏置的幅度使得足以提高器件的性 能特性。
图9示出了本发明的具体实施例(900)，配置用于作为MESFET操 作以实现高速性能。衬底是n型碳化硅。第一半导体层904是本征的n 型氧化锌。第二半导体层906是有源层，并且是掺杂有砷的p型氧化锌。 将电触点形成于n型衬底上，用于允许栅极电压偏置源电路元件连接在 栅极基础和n型衬底之间，其中电压极性使得栅极触点相对于n型衬底 是负的。然后测试所制造器件的电流和电压特性。可以足够地调节栅极 电压偏置的数值以增加性能特征。
基于这里的描述及附图，本领域的普通技术人员应该易于理解本发 明包括以下方面。在附图中，栅极电压偏置源电路元件由用于电池的标 记来表示。本领域普通技术人员应该易于理解可以适当地使用电池、电 子电源或其他合适的电压源。
在本发明的另一个方面，如果在衬底和第一半导体n型层之间不存 在缓冲层，那么将外延结构准备为是n型衬底，并且可以从碳化硅、氧 化锌、氮化镓、砷化镓和硅组成的组中选择。
类似地，如果在衬底和第一半导体p型层之间不存在缓冲层，那么 可以将外延结构准备为是P型衬底，并且可以从碳化硅、氧化锌、氮化 镓、砷化镓和硅组成的组中选择。
在本发明的另一个方面中，如果在衬底和第一半导体n型层之间不 存在缓冲层，那么可以将外延结构准备为是n型衬底，使得n型衬底和 n型第一半导体层包括一个实体。
如果在衬底第一半导体p型层之间不存在缓冲层，可以将外延结构 准备为是P型衬底，使得P型衬底和P型第一半导体层包括一个实体。
如果在n型衬底和第一半导体n型层之间存在n型缓冲层，那么可 以将外延层准备为是n型衬底，并且是从碳化硅、氧化锌、氮化镓、砷 化镓和硅组成的组中选择的。
在本发明的另一个方面，如果在P型衬底和第一半导体P型层之间 存在P型缓冲层，那么可以将外延结构准备为是P型衬底，并且是从碳 化硅、氧化锌、氮化镓、砷化镓和硅组成的组中选择的。-
在本发明的另外方面，如果栅极电压偏置源电路元件与位于第一半 导体层上的触点进行电触点，那么可以将外延结构准备为是从碳化硅、 氧化锌、氮化镓、砷化镓和硅组成的组中选择的衬底。
在本发明的另一个方面，如果栅极电压偏置源电路元件连接在栅极 触点和第一半导体P型层之间，那么可以将外延结构准备为是从碳化硅、 氧化锌、氮化镓、砷化镓、硅和兰宝石组成的组中选择的衬底。
仍然在本发明的另一个方面，如果栅极电压偏置源电路元件连接在 栅极触点和第一半导体n型层之间，那么可以将外延结构准备为是从碳 化硅、氧化锌、氮化镓、砷化镓、硅和兰宝石组成的组中选择的衬底。
在本发明的另外方面，可以将外延结构准备为是肖特基金属半导体
阻挡层作为有源层上的栅极触点，以形成MESFET。
可选地，可以将外延层结构准备为位于栅极触点和第二半导体层之 间的材料层以形成结型场效应晶体管JFET。
在本发明的另一个方面，可以将外延结构准备为位于栅极触点和第 二半导体层之间的材料层以形成M0SFET。
还可以将外延层结构准备为具有第一半导体层，作为从氧化锌、 氧化锌合金、氮化镓、氮化镓合金、砷化镓和砷化镓合金、碳化硅和碳 化硅合金、以及硅组成的组中选择的n型材料；以及第二半导体层，作 为从氧化锌、氧化锌合金、氮化镓、氮化镓合金、砷化镓和砷化镓合金、 碳化硅和碳化硅合金、以及硅组成的组中选择的p型材料。
可选地，可以将外延结构准备为具有第一半导体层，作为从氧化
锌、氧化锌合金、氮化镓、氮化镓合金、砷化镓和砷化镓合金、碳化硅
和碳化硅合金、以及硅组成的组中选择的P型材料；以及第二半导体层， 作为从氧化锌、氧化锌合金、氮化镓、氮化镓合金、砷化镓和砷化镓合 金、碳化硅和碳化硅合金、以及硅组成的组中选择的n型材料。
在本发明的另一个方面中，可以将外延结构准备为具有n型氧化锌 材料的第一半导体层和P型氧化锌材料的第二半导体层。
在本发明的另一个方面中，可以将外延结构准备为n型氧化锌衬底 的衬底，使得n型氧化锌衬底和n型氧化锌第一半导体层包括一个实体。
可选地，可以将外延结构准备为具有p型氧化锌材料的第一半导体 层和n型氧化锌材料的第二半导体层。
可以将外延结构准备为P型氧化锌衬底的衬底，使得P型氧化锌衬 底和p型氧化锌第一半导体层包括一个实体。
在本发明的另一个方面中，可以将外延结构准备为使得用于n型氧 化锌半导体层的掺杂剂是从以下组中选择的元素或多于一种的元素，所
述组包括硼、铝、镓、铟、铊、氟、氯、溴和碘。
在本发明的另一个方面，可以将外延结构准备为使得用于p型氧化 锌半导体层的掺杂剂可以是从以下组中选择的元素或多于一种的元素，
所述组包括l族、11族、5族和15族元素。
可以将外延结构准备为使得用于P型氧化锌半导体层的掺杂剂是从 以下组中选择的，所述组包括砷、磷、锑、氮；或者在本发明的特定方 面，用于P型氧化锌半导体层的掺杂剂可以只是砷。
在本发明的另外方面，可以将外延层准备为使得用于n型氧化锌衬
底的掺杂剂是从以下组中选择的元素或多于一种的元素，所述组包括硼、 铝、镓、铟、铊、氟、氯、溴和碘。
可选地，可以将外延结构准备为使得用于p型氧化锌衬底的掺杂剂
是从1族、11族、5族和15族元素中选择的元素或多于一种的元素；或 者从包括砷、磷、锑和氮的组中选择的元素或多于一种的元素；或者具 体地只是砷。
通过以下示例将进一步地说明和理解本发明及其技术优点。 示例
现在提供本发明特定实施例及其特征的描述。如以上所指出的，本 发明涉及以一种具有栅极电压偏置源电路元件的外延层结构，用于改进
FET器件的性能，并且具体地改进FET器件的高频性能。
尽管接下来将特定实施例参考MESFET进行描述，应该理解的是本 发明可以相对于其类型的FET来实现，例如MOSFET、 JFET以及其他结构 和FET类型，如在该文档的其他地方所指出的。
在本发明的一个实施例中，将从体碳化硅晶体上切割下来的n型导 电性的抛光碳化硅晶片用作衬底。将所述晶片放置在氢束沉积反应器中， 并且将其加热到约75(TC。将压力减小到约1*10—5torr，并且将衬底用 RF氧等离子体清洗30分钟。然后将温度降低到65(TC，并且然后将本征 的n型氧化锌第一层沉积到碳化硅衬底上约0.3微米的厚度。然后，将 温度降低到550°C，并且将包括掺杂有元素砷的p型氧化锌的第二半导 体层沉积到第一半导体层上。掺杂有砷的已沉积P型氧化锌层的总厚度 是约0.3微米。
(在White等人的(美国专利No.6,475，825)、 White等人的(美 国专利No. 6， 610， 141)和Ryu等人的PCT专利申i青No. PCT/US03/27143 所拥有的专利中一般地阐述了用于沉积氧化锌层、n型氧化锌层、p型氧 化锌层(具体地，掺杂有砷的p型氧化锌层)的示范性工艺的更详细描
述)。所引用的PCT申请描述了用于沉积n型氧化锌层和掺杂有砷的p 型氧化锌层的混合束沉积技术。将以上所提到公开的每一个和全部结合 在此作为参考，并且作为本申请的一部分，如同这里是在他们的整体中 进行阐述)。
然后将具有沉积层的晶片从反应器中移开。在间隔开的分离的源极 和漏极区处实现与掺杂有砷的P型氧化锌的欧姆电触点，以分别形成源 极触点和漏极触点。将金属半导体肖特基阻挡层形成在位于源极触点和 漏极触点之间的栅极触点处。用Ni和Ti金属实现与漏极的欧姆触点。 在源极和漏极触点之间的有源层上实现肖特基触点以形成MESFET。 MESFET的栅极宽度与栅极长度的比率约是5，并且栅极厚度非常薄，在 10至150nm的范围中。
将漏极电压VD施加在源极和漏极触点支架以在有源层中形成电场。 然后，针对电触点，准备衬底，并且在n型衬底上形成电触点，足够允 许栅极电压偏置源电路元件连接在栅极触点和n型衬底时间，所述电压 极性使得栅极触点相对于n型衬底是负的。
图9示出了一种器件，配置用于作为MESFET操作以实现高速性能。 衬底是n型碳化硅。对制作的具有p型有源层的MESFET测试电流和电压 特性。调节栅极电压偏置Ve的幅度以足以提高性能特性，并且具体地增 加高频性能。
图10针对根据本发明MESFET的上述第一实施例，示出了针对栅极
偏置电压Ve的选定值的漏极电流lD对漏极电压V。，所述栅极偏置电压Vc
是由栅极电压偏置源电路元件提供给栅极触点的、相对于n型衬底的电 压。当漏极电压V。增加时，清楚地观察到了夹断电压和击穿电压位置。 当负增加栅极电压(Ve)时，增加了击穿时的漏极电流(ID)和V。的绝 对幅度。
图11示出了针对MESFET漏极电流1。对栅极偏置电压W。漏极电压 V。是-5伏。
根据所示的针对MESFET的电流对电压数据的分析，有源沟道中载 流子迁移率的增加是明显的。图11中的一段数据的产生了针对P型载流 子约1000cm7V.s的迁移率。该值是在文献中针对体材料p型氧化锌中的 P型载流子迁移率报道值的约100倍左右。
在操作条件下，在利用掺杂有砷的氧化性有源层制作的所示MESFET 中的栅极触点附近的有源沟道层中载流子的迁移率超过了掺杂有砷的P 型氧化锌厚层中、以及掺杂有砷的p型氧化锌体材料中的p型载流子的
迁移率。
不限制本发明，可以对所期待的本发明器件可以操作的最大频率进 行估计。具体地，根据在利用本发明观察的P型载流子的迁移率的值， 可以估计器件在操作的最大频率方面的迁移率值。针对图10和图11所 示的MESFET数据，栅极长度是约3微米，被限定为沿载流子流动的方向 金属栅极触点的距离。源极触点与漏极触点的距离约是该距离的两倍； 然而为了这种估计的目的，假设源极和漏极触点两端5V的电压降是不合 理的，可以假设为触点栅极长度两端的电压降。该假设产生了栅极触点 下约1.6X104 V/cm的电场。根据该结果和已确定的迁移率值，发现针 对栅极下的P型载流子的传输时间是约2X1(T秒。该传输时间与5X1010 Hz (即50 GHz)相对应。
不限制本发明，对于本领域普通技术人员制作具有0. 1微米的栅极 长度的器件是合理的。在源极触点和漏极触点之间施加IOV的电压也是 合理的。这两个变化将增加根据本方面器件的频率响应性能约60的因 子，产生响应的3X1012 Hz (即，3 THz)的操作频率。
所示的电流对电压行为是与常断或所谓的具有P型有源沟道层的 "增强型"MESFET相关联。常断氧化锌MESFET将在光子和电子领域的
高速器件应用中具有独特的应用。这种使用将包括但不局限于诸如高频 雷达、生物医学成像、化合物识别、分子识别和结构、传感器、成像系 统、以及原子、分子、气体、蒸汽和固体的功能研究之类的应用。
不限制本发明，看起来合理的是由本发明上述第一实施例的衬底 触点和栅极触点之间的栅极电压偏置源电路提供的电压的效应改变了由 n型氧化锌第一半导体层和包括掺杂有砷的p型氧化锌的有源层形成的 p-n结的耗尽区的厚度。
图12示意性地示出了位于n型氧化锌第一半导体层与作为本发明 第一实施例的有源层的P型半导体层的界面区域处的耗尽区。针对该耗
尽区增加的厚度将减小有源层的厚度，所述有源层中载流子响应于由施 加到源极和漏极区的电压产生的电场来传输。通过施加由栅极电压偏置 源电路元件提供的、具有恰当的极性和幅度的电压，可以使栅极触点下 面的有源沟道层的厚度足够小，使得栅极触点附近的P型载流子的迁移 率增加。
不限制本发明，合理的是还可以针对其他宽带隙半导体材料实现用 p型半导体材料实现的栅极触点下面的有源沟道层相同的减小厚度，所
述宽带隙半导体材料例如是碳化硅及其合金、氮化镓及其合金、以及诸 如砷化镓及其合金和硅之类的其他半导体材料。
仍然不限制本发明，合理的是还可以针对其他宽带隙半导体材料实 现栅极触点(利用n型半导体材料氧化锌的有源层实现)下面的有源沟 道层的相同减小的厚度,所述宽带隙半导体材料例如是碳化硅及其合金、 氮化镓及其合金、以及诸如砷化镓及其合金和硅之类的其他半导体材料。
同样不限制本发明，当操作增加本发明的器件以实现增加的高频性 能时，表现为不合理的是将在栅极触点附近的有源沟道层中P型载流子 增加的迁移率解释为是由于与来自以下组的效应或其效应组合相关联的 效应导致的，所述组包括有源沟道层减小的尺寸；在有源沟道层中散 射用于P型载流子的减小的杂质；以及量子限制效应。
根据本发明的、具有所公开的外延层结构和栅极电压偏置电路元件 的FET结构可以用于改进FET的性能，具体地改进高频性能。
根据这里的公开，本领域的普通技术人员应该能够制作本发明的 FET，具有附加的理性特征，例如用于栅极触点的较短长度(其中这种长 度为沿漏极触点和源极触点之间的电流方向进行测量)、适当添加的绝缘 层、以及适当增加的台面结构以帮助减小电流泄漏。所希望的是这种FET 可以操作于超过100 GHz的频率，甚至超过l THz。
不限制本发明，根据本发明的、具有栅极电压偏置源电路元件的、 并且操作用于实现改进性能的FET可以称作偏置栅极场效应晶体管 (BGFET)。
将前述示例作为说明而不是限制进行了阐述。类似地，将这里使用 的术语和表达式用作描述而不是限制的术语，并且这种术语和表达式的 使用并不倾向于排除所示和所述特征的等价物以及所示和所述特征的一 部分。各种增、减和修改是可能的，并且落在本发明的精神和范围之内。 此外，在不脱离本发明范围的情况下，这里描述的或落在本发明范 围之内的本发明任意实施例的任意一个或更多实施例可以结合本发明的 任意其他实施例的任意一个或其他特征。
权利要求
1.一种具有外延层结构的场效应晶体管FET，包括n型单晶衬底；衬底上的n型外延第一半导体层；第一半导体层上的p型外延半导体层；p型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；位于源极触点和漏极触点之间的p型半导体层上的栅极触点，用于形成有源沟道层；n型衬底上形成的电触点；以及栅极电压偏置源电路元件，用于与衬底触点和栅极触点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
2. —种具有外延层结构的场效应晶体管FET，包括 p型单晶衬底；衬底上的p型外延第一半导体层； 第一半导体层上的n型外延半导体层；n型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；位于源极触点和漏极触点之间的n型半导体层上的栅极触点，用于 形成有源沟道层；P型衬底上形成的电触点；以及栅极电压偏置源电路元件，用于与衬底触点和栅极触点相连，具有 足以提高FET的高频响应和操作性能的极性和幅度。
3. —种具有外延层结构的场效应晶体管FET，包括 单晶衬底；衬底上的缓冲层；缓冲层上的n型外延第一半导体层； 第一半导体层上的P型外延半导体层； p型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；位于源极触点和漏极触点之间的P型半导体层上的栅极触点，用于形成有源沟道层；p型第一半导体层上形成的电触点；以及栅极电压偏置源电路元件，用于与第一半导体层上的触点和栅极触 点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
4. 一种具有外延层结构的场效应晶体管FET，包括 单晶衬底；衬底上的缓冲层；缓冲层上的P型外延第一半导体层； 第一半导体层上的n型外延半导体层；n型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；位于源极触点和漏极触点之间的n型半导体层上的栅极触点，用于形成有源沟道层；p型第一半导体层上形成的电触点；以及栅极电压偏置源电路元件，用于与第一半导体层上的触点和栅极触 点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
5. —种具有外延层结构的场效应晶体管FET，包括 n型单晶衬底；衬底上的n型缓冲层；n型缓冲层上的n型外延第一半导体层；第一半导体层上的p型外延半导体层；p型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触占.，位于源极触点和漏极触点之间的P型半导体层上的栅极触点，用于 形成有源沟道层；-n型衬底上形成的电触点；以及栅极电压偏置源电路元件，用于与衬底触点和栅极触点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
6. —种具有外延层结构的场效应晶体管FET，包括P型单晶衬底；衬底上的P型缓冲层；P型缓冲层上的P型外延第一半导体层；第一半导体层上的n型外延半导体层；n型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；位于源极触点和漏极触点之间的n型半导体层上的栅极触点，用于 形成有源沟道层；P型衬底上形成的电触点；以及栅极电压偏置源电路元件，用于与衬底触点和栅极触点相连，具有 足以提高FET的高频响应和操作性能的极性和幅度。
7. —种具有外延层结构的场效应晶体管FET，包括单晶衬底； 衬底上的缓冲层；缓冲层上的n型外延第一半导体层； 第一半导体层上的P型外延半导体层；p型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；位于源极触点和漏极触点之间的p型半导体层上的栅极触点，用于 形成有源沟道层；n型第一半导体层上形成的电触点；以及栅极电压偏置源电路元件，用于与第一半导体层上的触点和栅极触 点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
8. —种具有外延层结构的场效应晶体管FET，包括 单晶衬底；衬底上的缓冲层；缓冲层上的P型外延第一半导体层； 第一半导体层上的n型外延半导体层；n型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；位于源极触点和漏极触点之间的n型半导体层上的栅极触点，用于 形成有源沟道层；p型第一半导体层上形成的电触点；以及栅极电压偏置源电路元件，用于与第一半导体层上的触点和栅极触 点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
9. 一种具有外延层结构的场效应晶体管FET，包括 n型单晶衬底；衬底上的n型外延第一半导体层，其中第一半导体层是从氧化锌、 氧化锌合金、氮化镓、氮化镓合金、砷化镓、砷化镓合金、碳化硅、碳 化硅合金、和硅组成的组中选择的n型材料；第一半导体层上的P型外延第二半导体层，其中第二半导体层是从 氧化锌、氧化锌合金、氮化镓、氮化镓合金、砷化镓、砷化镓合金、碳 化硅、碳化硅合金、和硅组成的组中选择的P型材料；P型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；位于源极触点和漏极触点之间的P型半导体层上的栅极触点，用于 形成有源沟道层；n型衬底上形成的电触点；以及栅极电压偏置源电路元件，用于与衬底触点和栅极触点相连，具有 足以提禽FET的高频响应和操作性能的极性和幅度。
10. —种具有外延层结构的场效应晶体管FET，包括p型单晶衬底；衬底上的p型外延第一半导体层，其中第一半导体层是从氧化锌、 氧化锌合金、氮化镓、氮化镓合金、砷化镓、砷化镓合金、碳化硅、碳 化硅合金、和硅组成的组中选择的P型材料；第一半导体层上的n型外延第二半导体层，其中第二半导体层是从氧化锌、氧化锌合金、氮化镓、氮化镓合金、砷化镓、砷化镓合金、碳 化硅、碳化硅合金、和硅组成的组中选择的P型材料； n型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；位于源极触点和漏极触点之间的n型半导体层上的栅极触点，用于 形成有源沟道层；P型衬底上形成的电触点；以及栅极电压偏置源电路元件，用于与衬底触点和栅极触点相连，具有 足以提高FET的高频响应和操作性能的极性和幅度。
11. 一种具有外延层结构的场效应晶体管FET，包括 单晶衬底;衬底上的n型外延第一半导体层，其中第一半导体层是从氧化锌、 氧化锌合金、氮化镓、氮化镓合金、砷化镓、砷化镓合金、碳化硅、碳 化硅合金、和硅组成的组中选择的n型材料；第一半导体层上的P型外延第二半导体层，其中第二半导体层是从 氧化锌、氧化锌合金、氮化镓、氮化镓合金、砷化镓、砷化镓合金、碳 化硅、碳化硅合金、和硅组成的组中选择的P型材料；p型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；位于源极触点和漏极触点之间的P型半导体层上的栅极触点，用于 形成有源沟道层；n型第一半导体层上形成的t触点；以及栅极电压偏置源电路元件，用于与第一半导体层上的触点和栅极触 点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
12. —种具有外延层结构的场效应晶体管FET，包括单晶衬底；衬底上的p型外延第一半导体层，其中第一半导体层是从氧化锌、 氧化锌合金、氮化镓、氮化镓合金、砷化镓、砷化镓合金、碳化硅、碳 化硅合金、和硅组成的组中选择的P型材料；第一半导体层上的n型外延第二半导体层，其中第二半导体层是从 氧化锌、氧化锌合金、氮化镓、氮化镓合金、砷化镓、砷化镓合金、碳 化硅、碳化硅合金、和硅组成的组中选择的n型材料； n型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；位于源极触点和漏极触点之间的n型半导体层上的栅极触点，用于形成有源沟道层；p型第一半导体层上形成的电触点；以及栅极电压偏置源电路元件，用于与第一半导体层上的触点和栅极触 点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
13. —种具有外延层结构的场效应晶体管FET，包括 n型单晶衬底；衬底上的n型缓冲层；n型缓冲层上的n型外延第一半导体层，其中第一半导体层是从氧 化锌、氧化锌合金、氮化镓、氮化镓合金、砷化镓、砷化镓合金、碳化 硅、碳化硅合金、和硅组成的组中选择的n型材料；第一半导体层上的P型外延第二半导体层，其中第二半导体层是从 氧化锌、氧化锌合金、氮化镓、氮化镓合金、砷化镓、砷化镓合金、碳 化硅、碳化硅合金、和硅组成的组中选择的p型材料；p型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；位于源极触点和漏极触点之间的P型半导体层上的栅极触点，用于 形成有源沟道层；n型衬底上形成的电触点；以及栅极电压偏置源电路元件，用于与衬底触点和栅极触点相连，具有 足以提高FET的高频响应和操作性能的极性和幅度。
14. 一种具有外延层结构的场效应晶体管FET，包括 P型单晶衬底；衬底上的p型缓冲层；P型缓冲层上的P型外延第一半导体层，其中第一半导体层是从氧 化锌、氧化锌合金、氮化镓、氮化镓合金、砷化镓、砷化镓合金、碳化 硅、碳化硅合金、和硅组成的组中选择的P型材料；第一半导体层上的n型外延第二半导体层，其中第二半导体层是从 氧化锌、氧化锌合金、氮化镓、氮化镓合金、砷化镓、砷化镓合金、碳 化硅、碳化硅合金、和硅组成的组中选择的n型材料；n型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；位于源极触点和漏极触点之间的n型半导体层上的栅极触点，用于 形成有源沟道层；P型衬底上形成的电触点；以及栅极电压偏置源电路元件，用于与衬底触点和栅极触点相连，具有 足以提高FET的高频响应和操作性能的极性和幅度。
15. —种具有外延层结构的场效应晶体管FET，包括 单晶衬底；衬底上的缓冲层；n型缓冲层上的n型外延第一半导体层，其中第一半导体层是从氧 化锌、氧化锌合金、氮化镓、氮化镓合金、砷化镓、砷化镓合金、碳化 硅、碳化硅合金、和硅组成的组中选择的n型材料；第一半导体层上的P型外延第二半导体层，其中第二半导体层是从 氧化锌、氧化锌合金、氮化镓、氮化镓合金、砷化镓、砷化镓合金、碳 化硅、碳化硅合金、和硅组成的组中选择的p型材料；p型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；位于源极触点和漏极触点之间的P型半导体层上的栅极触点，用于形成有源沟道层；n型第一半导体层上形成的电触点；以及栅极电压偏置源电路元件，用于与第一半导体层上的触点和栅极触 点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
16. —种具有外延层结构的场效应晶体管FET，包括单晶衬底； 衬底上的缓沖层；P型缓冲层上的P型外延第一半导体层，其中第一半导体层是从氧 化锌、氧化锌合金、氮化镓、氮化镓合金、砷化镓、砷化镓合金、碳化 硅、碳化硅合金、和硅组成的组中选择的P型材料；第一半导体层上的n型外延第二半导体层，其中第二半导体层是从氧化锌、氧化锌合金、氮化镓、氮化镓合金、砷化镓、砷化镓合金、碳化硅、碳化硅合金、和硅组成的组中选择的n型材料；n型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触占.乂"、，位于源极触点和漏极触点之间的n型半导体层上的栅极触点，用于形成有源沟道层；p型第一半导体层上形成的电触点；以及栅极电压偏置源电路元件，用于与第一半导体层上的触点和栅极触 点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
17. —种具有外延层结构的场效应晶体管FET，包括 n型单晶衬底；衬底上的n型外延第一半导体层，其中第一半导体层是n型氧化锌 材料；第一半导体层上的p型外延第二半导体层，其中第二半导体层是p 型氧化锌材料；P型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；位于源极触点和漏极触点之间的P型半导体层上的栅极触点，用于 形成有源沟道层；n型衬底上形成的电触点；以及栅极电压偏置源电路元件，用于与衬底触点和栅极触点相连，具有 足以提高FET的高频响应和操作性能的极性和幅度。
18. —种具有外延层结构的场效应晶体管FET，包括 P型单晶衬底；衬底上的P型外延第一半导体层，其中第一半导体层是P型氧化锌材料；第一半导体层上的n型外延第二半导体层，其中第二半导体层是n 型氧化锌材料；n型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；位于源极触点和漏极触点之间的n型半导体层上的栅极触点，用于 形成有源沟道层；P型衬底上形成的电触点；以及栅极电压偏置源电路元件，用于与衬底触点和栅极触点相连，具有 足以提高FET的高频响应和操作性能的极性和幅度。
19. 一种具有外延层结构的场效应晶体管FET，包括 单晶衬底； .衬底上的n型外延第一半导体层，其中第一半导体层是n型氧化锌 材料；第一半导体层上的P型外延第二半导体层，其中第二半导体层是P 型氧化锌材料；p型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；位于源极触点和漏极触点之间的P型半导体层上的栅极触点，用于形成有源沟道层；n型第一半导体层上形成的电触点；以及栅极电压偏置源电路元件，用于与第一半导体层上的触点和栅极触 点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
20. —种具有外延层结构的场效应晶体管FET，包括单晶衬底；衬底上的P型外延第一半导体层，其中第一半导体层是P型氧化锌 材料；第一半导体层上的n型外延第二半导体层，其中第二半导体层是n 型氧化锌材料；n型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；位于源极触点和漏极触点之间的n型半导体层上的栅极触点，用于 形成有源沟道层；p型第一半导体层上形成的电触点；以及栅极电压偏置源电路元件，用于与第一半导体层上的触点和栅极触点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
21. —种具有外延层结构的场效应晶体管FET，包括 n型单晶衬底；衬底上的n型缓冲层；n型缓冲层上的n型外延第一半导体层，其中第一半导体层是n型 氧化锌材料；第一半导体层上的P型外延第二半导体层，其中第二半导体层是P 型氧化锌材料；p型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；位于源极触点和漏极触点之间的P型半导体层上的栅极触点，用于 形成有源沟道层；n型衬底上形成的电触点；以及栅极电压偏置源电路元件，用于与衬底触点和栅极触点相连，具有 足以提高FET的高频响应和操作性能的极性和幅度。
22. —种具有外延层结构的场效应晶体管FET，包括P型单晶衬底； 衬底上的P型缓冲层；P型缓冲层上的P型外延第一半导体层，其中第一半导体层是P型 氧化锌材料；第一半导体层上的n型外延第二半导体层，其中第二半导体层是n 型氧化锌材料；n型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；位于源极触点和漏极触点之间的n型半导体层上的栅极触点，用于 形成有源沟道层；P型衬底上形成的电触点；以及栅极电压偏置源电路元件，用于与衬底触点和栅极触点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
23. —种具有外延层结构的场效应晶体管FET，包括单晶衬底； 衬底上的缓冲层；缓冲层上的n型外延第一半导体层，其中第一半导体层是n型氧化 锌材料；第一半导体层上的P型外延第二半导体层，其中第二半导体层是P 型氧化锌材料；P型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；位于源极触点和漏极触点之间的P型半导体层上的栅极触点，用于 形成有源沟道层；n型第一半导体层上形成的电触点；以及栅极电压偏置源电路元件，用于与第一半导体层上的触点和栅极触 点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
24. —种具有外延层结构的场效应晶体管FET，包括 单晶衬底；衬底上的缓冲层；缓冲层上的P型外延第一半导体层，其中第一半导体层是P型氧化 锌材料；第一半导体层上的n型外延第二半导体层，其中第二半导体层是n 型氧化锌材料；n型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；位于源极触点和漏极触点之间的n型半导体层上的栅极触点，用于 形成有源沟道层；P型第一半导体层上形成的电触点；以及栅极电压偏置源电路元件，用于与第一半导体层上的触点和栅极触 点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
25. 根据权利要求1至24任一项所述的具有外延层结构的场效应晶体管，其特征在于还包括有源沟道层上的肖特基金属半导体栅极触点，以形成MESFET。
26. 根据权利要求1至24任一项所述的具有外延层结构的场效应 晶体管，其特征在于还包括栅极触点和有源沟道层中间的材料层，以 形成JFET。
27. 根据权利要求1至24任一项所述的具有外延层结构的场效应 晶体管，其特征在于还包括栅极触点和有源沟道层中间的材料层，以 形成M0SFET。
全文摘要
具有用于改进半导体场效应晶体管(FET)器件性能的栅极电压偏置源电路元件的外延层结构采用包括以下部分的结构衬底；衬底上外延生长的n型或p型第一层半导体膜；衬底和第一层膜之间可能存在的缓冲层；在第一半导体层上外延生长的有源半导体层，有源层的导电类型与第一半导体层相反，所述有源层具有栅极区、源极区和漏极区，以及至栅极、源极和漏极区的电触点，足以形成FET；衬底或第一半导体层上的电触点；以及栅极电压偏置源电路元件，与栅极触点和衬底或第一半导体层电连接，具有足以提高器件性能的电压极性和幅度。可以将具有栅极电压偏置源电路元件的这种外延层结构用于改进半导体FET器件的功能和高频性能。
文档编号H01L29/74GK101361189SQ200680003161
公开日2009年2月4日 申请日期2006年1月25日 优先权日2005年1月25日
发明者亨利·怀特, 余阳仁, 李泰锡 申请人:莫克斯托尼克斯股份有限公司