提高hvmos器件性能的方法

专利名称：提高hvmos器件性能的方法
技术领域：
0001本发明一般涉及半导体器件，且更具体地涉及为各种沟道长度 的漏极扩展MOS晶体管统一阈值电压以及它们的制造方法。
背景技术：
0002许多集成电路器件包括由金属氧化物半导体(MOS)晶体管器件构
成的数字电路，这些集成电路器件利用优化的互补金属氧化物半导体 (CMOS)制造工艺构造，以形成高密度、高速N-沟道和P-沟道MOS晶体 管。这种高密度电路普遍用于诸如无线通信设备、便携式计算机等现代 消费类电子产品中，其中数字电路由电池供电。
0003许多器件要求MOS器件可操作用于低电压应用和高电压应用 中。例如，逻辑操作通常使用低电压MOS器件(例如约1.8V的电压)，而 供电操作通常需要高电压MOS器件(例如大于6V的电压)。用于低电压 和高电压应用的MOS器件可以并且通常在单管芯或集成电路上实现，以 节省空间和制造成本。
0004在半导体器件中使用的MOS晶体管器件类型是N或P沟道漏 极扩展金属氧化物半导体(DEMOS)晶体管器件。该DEMOS器件通常被 用于诸如电源转换电路的应用。该DEMOS器件使用漏极扩展区域，该 漏极扩展区域充分提高该器件的操作电压。 一些DEMOS器件的例子包 括横向扩展晶体管(LDMOS)器件、弱化表面电场(RESURF)晶体管等。 DEMOS器件有利地合并短-沟道操作和高电流处理能力、相对降低漏-源 极导通电阻(Rdson)以及具有抵制相对高的漏-源极电压而免遭电压击穿 故障的能力，其中DEMOS器件的设计通常涉及击穿电压(BVdss)和Rdson 之间的权衡(tradeoff)。除了性能优势外，DEMOS器件的制造相对易于集 成到CMOS处理流程中，从而便于在逻辑、低功率模拟或其它电路也被 构造在在单个集成电路(IC)中的器件中使用。
0005通常在高电压应用中使用的一种DEMOS晶体管器件是高电压MOS(HVMOS)晶体管器件。除了漏极扩展区域外，HVMOS器件包括较厚的电介质层和背栅区域。HVMOS器件可以利用低电压CMOS器件制造并且可以将低电压CMOS器件的N和P阱用作背栅区域和/或漏极扩展区域。这可以节省制造期间的空间和成本，但也会造成HVMOS器件具有变化的沟道长度。HVMOS器件的阈值电压通常是沟道长度的函数，因此这也会造成HVMOS器件具有变化的阈值电压。该变化的阈值电压会导致难于实现诸如编程以及读取存储器等存储器操作。

发明内容
0006发明的各方面使漏极扩展半导体器件的制造更为容易。固定的背栅长度通常被称为POLY (多晶硅)重叠(overlap)，其用于具有变化的沟道长度的器件以具有基本相似的阈值电压值。缺口(gap)长度值是背栅区域和漏极扩展区域之间的距离，其可被增加以获得更大的沟道长度。于是，阈值可以被选为最小沟道长度值或近似最小沟道长度值，并且该阈值还可以使用值更大的其它沟道长度。
0007本发明提供了制造具有变化的沟道长度和基本相似的阈值电压的DEMOS器件的方法。为第一和第二器件选择阈值电压。第一和第二阱区域被形成。第一和第二漏极扩展区域形成于阱区域内。第一和第二背栅区域根据选择的阈值电压形成于阱区域内。第一和第二栅极结构形成于具有变化的沟道长度的第一和第二阱区域的上方。第一源极区域形成于第一背栅区域中，而第一漏极区域形成于第一漏极扩展区域中。第二源极背栅区域和第二漏极区域形成于漏极扩展区域中。其它系统和方法被公开。


0008图1A和IB是具有变化的沟道长度和变化的阈值电压的传统的HVMOS晶体管器件的横截面图。
0009图2A和2B描述根据本发明的一方面具有变化的沟道长度但阈值电压基本相似的第一和第二不对称的HVMOS晶体管器件。0010图3A和3B描述根据本发明的一方面具有变化的沟道长度但阈 值电压基本相似的第一和第二对称的HVMOS晶体管器件。
0011图4是图解说明根据本发明的一方面具有变化的沟道长度但阈 值电压基本相似的HVMOS晶体管器件的制造方法的流程图。
0012图5是描述根据本发明的一方面具有变化的沟道长度但阈值电 压基本相似的对称HVMOS晶体管器件的制造方法的流程图。
具体实施例方式
0013本发明的各方面包括制造具有变化的沟道长度和相似的阈值电 压的漏极扩展MOS(DEMOS)晶体管器件的方法。固定的背栅长度也被称 为POLY重叠，其用于具有变化的沟道长度的器件以使其具有基本相似 的阈值电压值。缺口长度值是背栅区域和漏极扩展区域之间的距离，其 可被增加以获得更大的沟道长度，同时保持背栅长度不变。于是，阈值 可以被选为最小沟道长度值或近似最小沟道长度值，并且该阈值还可以 使用值更大的其它沟道长度。
0014图1A和1B是具有变化的沟道长度和变化的阈值电压的传统的 高电压DEMOS(HVMOS)晶体管器件的横截面图。图1A描述了沟道长度 为Ll的第一器件。p阱区域104形成且/或存在于半导体主体或衬底102 上。该p阱区域104通常具有相对低的掺杂浓度。该p阱区域也可以是 外延层或具有p-型导电性(conductivity)的其它层。
0015漏极扩展区域106于p阱区域104内形成，其具有相反的导电 性。在这个例子中，漏极扩展区域106具有n-型导电性。背栅区域108 也形成于该p阱区域104内。该背栅区域108具有与p阱区域104相同 的导电性类型，但通常具有更高的掺杂浓度。在这个例子中，背栅区域 108是p-型导电性。
0016隔离结构IIO诸如浅沟槽隔离结构(STI)、 LOCOS等的存在是为 了隔离个别晶体管器件。通常，这些隔离结构在P阱104或漏极扩展区 域106形成之前形成。
0017源极区域112形成于背栅区域108内。该源极区域112具有与p 阱区域104相反的导电性，此例中的导电性为n-型导电性。漏极区域114形成于漏极扩展区域106内。该漏极区域114也具有与p阱区域104相 反的导电性，此例中的导电性为n-型导电性。漏极区域114具有与漏极 扩展区域106相同的导电性类型，但是掺杂浓度更高。0018栅极结构包括栅极介电层116、侧壁(sidewa11)120和栅极118，
栅极结构形成于p阱区域104的上方。通常，栅极结构在源极区域112 和漏极区域114形成之前形成。典型地，栅极介电层116形成于p阱区 域104上，而栅极层118形成于栅极介电层116上。随后，栅极介电层 116和栅极层118被图案化，从而形成侧壁隔离区(spacer)120。0019根据本发明的发明人，第一器件的沟道长度L1及因而产生的阈 值电压取决于漏极扩展长度XI 、缺口区域长度Gl(也被称为POLY重叠) 和背栅长度Sl。漏极扩展长度XI从漏极扩展区域106的一侧到栅极120 的第一侧，其中该第一侧在漏极扩展区域106上方。缺口区域长度Gl是 从漏极扩展区域106的该侧到背栅区域108的一侧的长度。背栅长度Sl 是从该背栅区域的该侧到栅极120的第二侧的长度，其中该第二侧位于 背栅区域108的上方。
0020图1B描述了具有沟道长度L2的第二 HVMOS器件，L2比第一
器件的沟道长度L1长。于是，第二器件的阈值电压相对第一器件的阈值 电压发生了变化。第二器件以与图1A的第一器件相类似的方式被构造及 形成。于是，省略了下面的一些描述，可以参考以上图1A的讨论获得更
多细节。
0021p阱区域104形成且/或存在于半导体主体或衬底102上。p阱区 域104通常具有相对低的掺杂浓度。漏极扩展区域106形成于p阱区域 104内，并具有相反的导电性。在这一示例中，漏极扩展区域106具有 n-型导电性。背栅区域108也在p阱区域104内形成。背栅区域108具有 与p阱区域104相同的导电性类型，但通常具有更高的掺杂浓度。在这 一示例中，背栅区域108为p-型导电率。
0022隔离结构IIO诸如浅沟槽隔离结构(STI)、 LOCOS (局部氧化结 构)等的存在是为了隔离个别晶体管器件。源极区域112形成于背栅区 域108内。源极区域112具有与p阱区域104相反的导电性，此例中的 导电性为n-型导电性。漏极区域114形成于漏极扩展区域106内。该漏
8极区域114也具有与p阱区域104相反的导电性，此例中的导电性为n-型导电性。漏极区域114具有与漏极扩展区域106相同的导电性类型， 但是掺杂浓度更高。
0023栅极结构包括栅极介电层116、侧壁120和栅极118，栅极结构 形成于p阱区域104的上方。通常，栅极结构在源极区域112和漏极区 域114形成之前形成。
0024根据本发明的发明人，第一器件的沟道长度L2及因而产生的阈 值电压取决于漏极扩展长度X2、缺口区域长度G2(也被称为POLY重叠) 和背栅长度S2。漏极扩展长度X2是从漏极扩展区域106的一侧到栅极 120的第一侧的长度，其中该第一侧在漏极扩展区域106的上方。缺口区 域长度G2是从漏极扩展区域106的该侧到背栅区域108的一侧的长度。 背栅长度S2是从所述背栅区域一侧到栅极120的第二侧的长度，其中该 第二侧位于背栅区域108的上方。
0025阈值电压的显著下降下降出现在对称和不对称的DEMOS器件 中，诸如图1A和IB中的第一和第二器件。阈值电压的下降是沟道长度 的函数。于是，长沟道漏极扩展器件具有的阈值电压高于短沟道器件的 阈值电压。这可能至少部分地归因于来自背栅区域或阱的受限的扩散源 极(difflision source)。
0026本发明的发明人认识到沟道长度L2由漏极扩展长度X2、缺口 区域长度G2和背栅长度S2构成。在掺杂类型和浓度相同的情况下，增 长三个上述长度X2、 G2和S2会导致第二器件的阈值电压的增长。但是， 本发明的发明人注意到背栅长度S2相对于漏极扩展长度X2和缺口区域 长度G2对阈值电压具有更为显著的影响。缺口区域是相对于背栅区域是 更轻微的掺杂区域，因此其对阈值电压的影响最小。于是，本发明的各 方面方面包括制造对称的和不对称的DEMOS晶体管器件，通过保持其 背栅长度相似或基本相似而使这些变化长度的DEMOS晶体管器件具有 变化的沟道长度但基本相似的阈值电压。此外，较短的最小的沟道长度 可通过使用基本相似的背栅长度用于各种DEMOS器件。
0027应当注意图1A和1B描述了 NMOS器件，但是传统的PMOS 器件也具有以上指出的问题。0028图2A和2B描述了根据本发明的一方面具有变化的沟道长度但 具有基本相似的阈值电压的第一和第二不对称的HVMOS晶体管器件。 下文提供形成这种器件的方法。第一HVMOS晶体管器件在图2A中描述。 第一器件具有沟道长度Ll，在此示例中该长度几乎是最小的沟道长度 Lmin。
0029具有第一类型导电性的阱区域204形成且/或存在于半导体主体 或衬底202上。该阱区域204通常具有相对低的掺杂浓度。该阱区域也 可以是外延层或具有第一类型导电性n-型或p-型的其它层。
0030漏极扩展区域206形成于阱区域204内，该漏极扩展区域具有 与阱区域204的导电性类型相反的第二导电性类型。背栅区域208也形 成于阱区域204内并具有与阱区域204相同的导电性类型，但是通常具 有更高的掺杂浓度。背栅区域208具有根据器件的期望的且/或选择的阈 值电压所选择的背栅长度Sl和掺杂浓度。
0031隔离结构210的存在是为了隔离个别晶体管器件。隔离结构210 可以是局部氧化结构(LOCOS)、浅沟槽隔离区域(STI)或其它适当的集成 电路隔离方案。通常，这些隔离结构在阱区域204或漏极扩展区域206 形成之前形成。
0032源极区域212形成于背栅区域208内。源极区域212具有与阱 区域204相反的导电性，为第二类型的导电性。漏极区域214形成于漏 极扩展区域206内。漏极区域214也具有与阱区域204相反的导电性。 漏极区域214具有与漏极扩展区域206相同的导电性类型，但是具有更 高的掺杂浓度。
0033栅极结构包括栅极介电层216、侧壁220和栅极218，该栅极结 构形成在阱区域204的上方。通常，该栅极结构在形成源极区域212和 漏极区域214之前形成。典型地，栅极介电层216形成于阱区域204上 并且栅极层218诸如多晶硅形成于栅极介电层216上。随后，栅极介电 层216和栅极层218被图案化，从而形成侧壁隔离区220。
0034根据本发明的发明人，第一器件的阈值电压基本取决于背栅区 域，特别是背栅长度S1和背栅区域的掺杂浓度。漏极扩展长度X1是从 漏极扩展区域206的一侧到栅极220的第一侧的长度，其中第一侧在漏极扩展区域206的上方。缺口区域长度Gl是从漏极扩展区域206的该侧 到背栅区域208的一侧的长度。背栅长度Sl是从背栅区域的该侧到栅极 220的第二侧的长度，其中第二侧位于背栅区域208的上方。0035第二 HVMOS晶体管器件在图2B中描述。第二器件具有沟道长 度L2，其在此示例中大于图2A的器件的沟道长度L1。第二器件与第一 器件相似，因此此处省略了一些描述。对于其它细节，请参看图2A的以 上描述。
0036具有第一类型导电性的阱区域204形成且/或存在于半导体主体 或衬底202上。阱区域204通常具有相对低的掺杂浓度。漏极扩展区域 206形成于阱区域204内，其具有与阱区域204的导电性类型相反的第二 导电性类型。
0037背栅区域208形成于阱区域204内并具有与阱区域204相同的 导电性类型，但通常具有更高的掺杂浓度。背栅区域208具有选择的背 栅长度S2和与第一器件的掺杂浓度大致相等的掺杂浓度。因此，第二 HOMOS器件的阈值电压与图2A的第一器件的阈值电压大致相等。
0038隔离结构210的存在是为了隔离个别晶体管器件。隔离结构210 可以是局部氧化结构(LOCOS)、浅沟槽隔离区域(STI)或其它适当的集成 电路隔离方案。通常，这些隔离结构在阱区域204或漏极扩展区域206 形成之前形成。
0039源极区域212形成于背栅区域208内。源极区域212具有与阱 区域204相反的导电性，为第二类型的导电性。漏极区域214形成于漏 极扩展区域206内。漏极区域214也具有与阱区域204相反的导电性。 漏极区域214具有与漏极扩展区域206相同的导电性类型，但是具有更 高的掾杂浓度。
0040栅极结构包括栅极介电层216、侧壁220和栅极218，该栅极结 构形成在阱区域204的上方。通常，该栅极结构在形成源极区域212和 漏极区域214之前形成。典型地，栅极介电层216形成于阱区域204上 并且栅极层218形成于栅极介电层216上。随后，栅极介电层216和栅 极层218被图案化，从而形成侧壁隔离区220。
0041根据本发明的发明人，第一器件的阈值电压基本取决于背栅区域，特别是背栅长度S2(poly重叠)和背栅区域204的掺杂浓度。在此示 例中，背栅长度S2和掺杂浓度大致等于第一 HVMOD晶体管器件的背栅 长度Sl和掺杂浓度。漏极扩展长度X2是从漏极扩展区域206的一侧到 栅极220的第一侧的长度，其中第一侧在漏极扩展区域206的上方。漏 极扩展长度X2大于图2A的长度XI，但此长度增长未明显影响或改变 阈值电压。缺口区域长度G2是从漏极扩展区域206的这一侧到背栅区域 208的一侧的长度。缺口区域长度G2也大于图2A的缺口区域长度，但 此长度增长未明显影响或改变第二 HVMOS晶体管器件的阈值电压。如 之前所述，相对于背栅长度S2缺口区域具有轻微的掺杂及对阈值电压更 小的影响。通常，G2选择为增长的以便增长沟道长度而不改变阈值电压。
0042因此，第二器件的阈值电压基本等于图2A中第一器件的阈值电 压，尽管前者的沟道长度L2大于后者的沟道长度L1。
0043应当注意图2A和2B所示的背栅长度Sl和S2在形成时相等， 但是其在扩散和/或其它处理后会发生变化并且长度会有一些变化。图2A 和2B未显示这些变化是为了便于更好地理解本发明。
0044此外，应当理解本发明的各方面包括DEMOS器件并且并不限 于HVMOS器件。
0045图3A和3B描述根据本发明的一方面具有变化的沟道长度但阈 值电压基本相似的第一和第二对称HVMOS晶体管器件。对称的晶体管 器件具有彼此无法区分的源极和漏极区域。以下提供形成这些器件的方 法。第一对称HVMOS晶体管器件在图3A中描述。第一器件具有沟道长 度L1，其在此示例中几乎是最小的沟道长度Lmin。
0046具有第一类型导电性的阱区域304被形成且/或存在于半导体主 体或衬底302上。该阱区域304通常具有相对低的掺杂浓度。该阱区域 也可以是外延层或具有第一类型导电性n-型或p-型的其它层。
0047第一和第二漏极扩展区域306和308形成于阱区域304内。第 一和第二漏极扩展区域306和308是对称的并且具有与阱区域304的导 电性类型相反的第二导电性类型。背栅区域322也形成于阱区域304内， 处于第一和第二漏极扩展区域306和308之间。该背栅区域具有与阱区 域304相同的导电性类型，但通常具有更高的掺杂浓度。该背栅区域308具有根据该器件预期的和/或选择的阈值电压所选择的背栅长度Sl和掺 杂浓度。
0048隔离结构310的存在是为了隔离个别晶体管器件。该隔离结构 310可以是局部氧化结构(LOCOS)、浅沟槽隔离区域(STI)或其它适当的集 成电路隔离方案。通常，这些隔离结构在阱区域304或漏极扩展区域306 和308形成之前形成。
0049第一源极/漏极区域314形成于第一漏极扩展区域306内。第一 源极/漏极区域314具有与阱区域304的导电性类型相反的第二类型的导 电性。第二源极/漏极区域312形成于第二漏极扩展区域308内。第二源 极/漏极区域312具有与阱区域304的导电性类型相反的第二类型的导电 性。第一源极/漏极区域314和第二源极/漏极区域312是对称的。
0050栅极结构包括栅极介电层316、侧壁320和栅极318，该栅极结 构形成于阱区域304上方。通常，栅极结构在源极区域312和漏极区域 314形成之前形成。典型地，栅极介电层316形成于阱区域304上，而栅 极层318形成于栅极介电层316上。随后，栅极介电层316和栅极层318 被图案化，从而形成侧壁隔离区320。
0051根据本发明的发明人，第一器件的阈值电压基本取决于背栅区 域，特别是背栅长度Sl和背栅区域的掺杂浓度。漏极扩展长度X1是从 漏极扩展区域306的一侧到栅极320的第一侧，其中该第一侧在漏极扩 展区域306上方。缺口区域长度Gl是从漏极扩展区域306的这一侧到背 栅区域308的一侧的长度。背栅长度Sl是从该背栅区域322的第一侧到 背栅区域322的第二侧的长度。总沟道长度L1等于2*乂1+2*01+81。
0052第二对称的HVMOS晶体管器件在图3B中描述。第二器件具有 沟道长度L2，其在此示例中大于图3A的沟道长度L1。该第二器件与第 一器件相似，因此在此省略了一些描述。对于更多细节，请参看上文图 3A的描述。
0053具有第一类型导电性的阱区域304形成且/或存在于半导体主体 或衬底302上。该阱区域304通常具有相对低的掺杂浓度。
0054第一和第二漏极扩展区域306和308形成于阱区域304内。第 --和第二漏极扩展区域306和308是对称的并且具有与阱区域304的导电性类型相反的第二导电性类型。背栅区域322也形成于阱区域304内， 处于第一和第二漏极扩展区域306和308之间。该背栅区域具有与阱区 域304相同的导电性类型，但通常具有更高的掺杂浓度。该背栅区域308 具有根据该器件预期的且/或选择的阈值电压所选择的背栅长度Sl和掺
杂浓度。
0055隔离结构310的存在是为了隔离个别晶体管器件。该隔离结构 310可以是局部氧化结构(LOCOS)、浅沟槽隔离区域(STI)或其它适当的集 成电路隔离方案。通常，这些隔离结构在阱区域304或漏极扩展区域306 和308形成之前形成。
0056第一源极/漏极区域314形成于第一漏极扩展区域306内。第一 源极/漏极区域314具有与阱区域304的导电性类型相反的第二类型的导 电性。第二源极/漏极区域312形成于第二漏极扩展区域308内。第二源 极/漏极区域312具有与阱区域304的导电性类型相反的第二类型的导电 性。第一源极/漏极区域314和第二源极/漏极区域312是对称的。
0057栅极结构包括栅极介电层316、侧壁320和栅极318，该栅极结 构形成于阱区域304上方。通常，栅极结构在形成源极区域312和漏极 区域314之前形成。
0058根据本发明的发明人，第二器件的阈值电压基本取决于背栅区 域322，特别是背栅长度S2和背栅区域的掺杂浓度。漏极扩展长度X2 是从漏极扩展区域306的一侧到栅极320的第一侧，其中该第一侧在漏 极扩展区域306上方。缺口区域长度G2是从漏极扩展区域306的这一侧 到背栅区域308的一侧的长度。背栅长度S2是从该背栅区域322的第一 侧到背栅区域322的第二侧的长度。总沟道长度L2等于2*X2+2*G2+S1。
0059因此，第二器件的阈值电压基本等于图3A中第一器件的阈值电 压，尽管前者的沟道长度L2大于后者的沟道长度L1。
0060第一和第二器件实际上是示例，并且提供这两个示例是为了便 于更好地理解本发明的各方面。此外，应当注意图3A和3B所示的背栅 长度Sl和S2在形成时是相等的，但是在扩散和/或其它处理后会发生变 化并且长度上会有一些变化。图2A和2B未显示这些变化是为了便于更 好地理解本发明。
10061此外，应当理解本发明的各方面包括DEMOS器件并且不限于 HVMOS器件。
0062图4是图解说明根据本发明的一方面制造具有变化的沟道长度 但阈值电压相似的DEMOS或HVMOS晶体管器件的方法400的流程图。 可参考以上所示的图2A和2B获得更多细节。方法400形成具有变化的 沟道长度但阈值电压相似的第一和第二不对称的HVMOS晶体管器件。
0063同时，为了简化说明，方法400被描述为顺序执行。应当理解 并体会本发明不限于图解说明的顺序，因为根据本发明一些方面可以以 不同的顺序发生且/或与本文介绍及描述的其它方面同时发生。而且，根 据本发明的一方面。实现一种方法并非需要所有图解说明的特征。
0064方法400在块402开始，其中提供了半导体衬底或主体。半导 体主体由诸如硅等半导体材料构成。半导体衬底或主体通常是晶片并且 可以是掺掺杂的或不掺掺杂的。
0065在块404处，隔离结构形成于衬底上。该隔离结构用于电子隔 离该器件上的个别晶体管。该隔离结构可以是局部氧化结构(LOCOS)、 浅沟槽隔离区域(STI)或其它适当的集成电路隔离方案。LOCOS结构首先 通过沉积氧化膜和氮化膜形成，然后被图案化并被蚀刻以在需要隔离结 构的衬底中暴露面积。之后，衬底被氧化以形成隔离结构。STI结构首先 通过在衬底中蚀刻沟槽形成，然后使用由诸如二氧化硅、氮化硅等绝缘 材料构成的绝缘体被填充。
0066在块406处，由第一和第二阱区域构成的阱区域形成于半导体 主体内。在一个示例中，n-型或p-型掺杂分别掺入(spedes)半导体主体以 形成n阱和p阱区域。在另一示例中，半导体主体已适当掺入了预期的 掺杂及浓度并且可以用作阱区域。这些阱区域具有第一导电性类型，例 如n-型或p-型。在一个示例中，p-型阱被形成为剂量为约5E14每立方厘 米到约11E15每立方厘米的外延层。可以根据本发明使用其它适当的工 艺形成阱区域。
0067第一漏极扩展区域根据第一沟道长度Ll形成于块408处的第一 阱区域内。第一漏极扩展区域具有与第一导电性类型相反的第二导电性 类型，并且部分地限定了第一漏极扩展长度X1。第二漏极扩展区域根据第二沟道长度L2形成于块410处的第二阱区域，第二沟道长度L2可相 对长度L1有所变化。第二漏极扩展区域部分地限定了第二漏极扩展长度 X2。
0068漏极扩展区域通过注入(implant)具有相对低剂量且低能量的所选
掺杂形成。具有所选剂量和能量的第一和第二漏极扩展区域被形成以产 生小于随后形成的源极和漏极区域的预期的掺杂浓度，以便随着漏极电 压的增大漏极扩展区域耗尽(deplete)。
0069在块412处，第一背栅区域根据第一沟道长度L1和所选阈值电 压被形成。形成的第一背栅区域具有产生所选的阈值电压的背栅长度Sl 和掺杂浓度。在一个示例中背栅区域通过注入具有约为0.5E12到约 1.0E13的剂量及约30到约90KeV的能量的硼形成。可以使用其它适当 的工艺形成背栅区域。
0070第一背栅区域限定背栅长度S1和缺口区域长度G1， Gl是第一 背栅区域的一侧与第一漏极扩展区域之间的距离。在块414处，第二背 栅区域根据第二沟道长度和所选阈值电压被形成。形成的第一和第二背 栅区域均具有产生所选的阈值电压的长度和掺杂浓度。第二背栅区域还 限定了第二背栅长度S2和第二缺口区域长度G2， G2是第二背栅区域的 一侧和第二漏极扩展区域的一侧之间的距离。在一些实例中，第一背栅 长度Sl和第二背栅长度S2形成时几乎是相等的，原因在于形成中其使 用的掺杂浓度或剂量。在其它实例中，第一背栅长度Sl和第二背栅长度 S2可以变化且/或掺杂浓度可以变化以获得选择的阈值电压。此外，也应 当理解，在本发明的其它方面中，第一背栅长度Sl和第二背栅长度S2 可以变化且/或掺杂浓度可以变化以获得变化的阈值电压。
0071应当理解可以增加缺口区域长度而基本不影响阈值电压。通常， 第一缺口区域长度Gl和第二缺口区域长度G2分别根据第一和第二沟道 长度进行选择。
0072在块416处，第一栅极结构形成于第一阱区域的上方并包括栅 极介电层、栅极电极层和一些侧壁隔离区。第一栅极结构限定了第一沟 道长度Ll并且还用于限定第一缺口区域长度Gl和第一漏极扩展长度 XI。在块418处，第二栅极结构形成于第二阱区域的上方并且也包括栅极介电层、栅极电极层和多个侧壁隔离区。第二栅极结构在长度上相对
第一栅极结构有变化并且限定了第二沟道长度L2。此外，第二栅极结构 的栅极电极还用于限定第二缺口区域长度G2和第二漏极扩展长度X2。
0073在块420处，第一源极区域形成于第一背栅区域内并且第一漏 极区域形成于第一漏极扩展区域内。在块422处，第二源极区域形成于 第二背栅区域内并且第二漏极区域形成于第二漏极扩展区域内。
0074也可以执行其它工艺，诸如热工艺。例如，可以执行快速热退 火(thermal anneal)，这将活化源极区域/漏极区域内注入的掺杂。另一示例 中，可以在约1050摄氏度到约1100摄氏度的温度执行适当的退火，持 续时间约300到约600分钟。此外，硅化物区域可以形成于栅极结构上 及源极/漏极区域上。例如，适当的硅化物区域可由钴(Co)、钛(Ti)等构成。 通常，硅化物区域通过施加掩模或喷涂硅化物材料(诸如Co、 Ti等)至第 一栅极层上来形成。之后硅化物工艺被执行，引起硅化物材料与下面的 材料(诸如硅)发生反应，从而形成硅化物区域。此外，热工艺或退火通常 被执行。硅化物区域通常向第一栅极层提供较低的接触电阻。
0075随后，可形成夹层介电层或其它绝缘层并且可以选择性地在其 中形成接触。之后，可以形成包括保护层和金属化层的其它层从而完成 器件的制造。
0076制造之后，产生的背栅长度(poly重叠)可相对形成时其最初的长 度有所变化。此外，产生的背栅长度可以彼此间变化或彼此大致相等。 扩散和/或其它制造工艺会导致背栅长度相对注入时的长度有轻微的变 化。但是，即使有变化，仍可保持两个区域的电学特性。此外，应当注 意形成时的最初长度可以被选择以在制造完成时产生相似的背栅长度。
0077尽管以上方法是相对第一和第二器件描述的，但是该方法也包 括在具有第一沟道长度的区域内形成多个器件以及在具有第二沟道长度 的其它区域内形成多个器件。此外，应当理解方法400可以扩展到具有 变化沟道长度但具有固定或不变的背栅长度(通常也称为POLY重叠)的 多个器件。例如，可使用该方法400形成具有不同沟道长度但具有相同 背栅长度的第三器件。
0078图5是描述根据本发明的一方面制造具有变化的沟道长度和基本相似的阈值电压的对称HVMOS晶体管器件的方法500的流程图。可 以参考以上所示的图3A和3B获得更多细节。方法500形成具有变化的 沟道长度但阈值电压相似的第一和第二对称HVMOS晶体管器件。0079同时，为了简化说明，在顺序地执行方法500时对其进行了描 述。应当理解并体会本发明并不限于图解说明的顺序，因为根据本发明 一些方面可以以不同的顺序发生且/或与本文介绍及描述的其它方面同时 发生。而且，根据本发明的一方面并非所有图解说明的特征必须实现一 种方法。
0080方法500在块/单元502开始，其中提供了半导体衬底或主体。 半导体主体由诸如硅等半导体材料构成。半导体衬底或主体通常是晶片
并且可以是掺掺杂的或不掺掺杂的。
0081在块504处，隔离结构形成于衬底上。该隔离结构用于电子隔 离该器件上的个别晶体管。该隔离结构可以是局部氧化结构(LOCOS)、 浅沟槽隔离区域(STI)或其它适当的集成电路隔离方案。
0082在块506处，由第一和第二阱区域构成的阱区域形成于半导体 主体内。这些阱区域具有第一导电性类型，例如n-型或p-型。
0083在块508处，第一对称的漏极扩展区域根据第一沟道长度Ll形 成于第一阱区域内。第一对称漏极扩展区域具有与第一导电性类型相反 的第二导电性类型。第一对称扩展区域限定第一漏极扩展长度X1。在块 510处，第二对称漏极扩展区域根据可相对长度Ll变化的第二沟道长度 L2形成于第二阱区域内。第二对称漏极扩展区域也具有第二导电性类型。 此外，第二对称漏极扩展区域限定第二漏极扩展长度X2。
0084在块512处，第一背栅区域根据第一沟道长度Ll和选择的阈值 电压形成于第一对称漏极扩展区域之间。形成的第一背栅区域具有产生 选择的阈值电压的长度和掺杂浓度。第一背栅区域限定背栅长度Sl和缺 口区域长度Gl， Gl是第一背栅区域的一侧和第一漏极扩展区域之间的 距离。在块514处，第二背栅区域根据第二沟道长度和选择的阈值电压 形成于第二对称漏极扩展区域之间。形成的第一和第二背栅区域均具有 产生选择的阈值电压的长度和掺杂浓度。第二背栅区域还限定第二背栅 长度S2和第二缺口区域长度G2， G2是第二背栅区域的一侧和第二漏极扩展区域的一侧之间的距离。
0085在块516处，第一栅极结构形成于第一阱区域的上方并包括栅 极电介层、栅极电极层和一些侧壁隔离区。第一栅极结构部分覆盖了第 一对称漏极扩展区域和第一背栅区域并限定了第一沟道长度L1。在块518
处，第二栅极结构形成于第二阱区域的上方并也包括栅极电介层、栅极 电极层和侧壁隔离区。第二栅极结构在长度上相对第一栅极结构有变化 并且限定了第二沟道长度。此外，第二栅极结构部分覆盖第二对称漏极 扩展区域并覆盖第二背栅区域。
0086在块520处，第一源极/漏极区域形成于第一对称漏极扩展区域 内。在块522处，第二源极/漏极区域形成于第二对称漏极扩展区域内。
0087形成的第一对称器件具有由2*X1+2*G1+S1构成的第一沟道长 度Ll，并且形成的第二对称器件具有由2*X2+2*G2+S2构成的第二沟道 长度L2。但是由于第一和第二背栅区域具有相似的长度(S2二S1)和相似的 掺杂浓度，因此第一和第二器件具有大致相同的阈值电压。
0088也可以执行其它工艺，诸如热工艺。例如，可以执行快速热退 火，这将活化源极区域/漏极区域内注入的掺杂。此外，硅化物区域可以 形成于栅极结构上及源极/漏极区域上。例如，适当的硅化物区域可由钴 (Co)、钛(Ti)等构成。通常，硅化物区域通过施加掩模或在第一栅极层上 喷涂硅化物材料(诸如Co、 Ti等)来形成。之后硅化物工艺被执行，引起 硅化物材料与下面的材料(诸如硅)发生反应，从而形成硅化物区域。此外， 热工艺或退火通常被执行。硅化物区域通常向第一栅极层提供较低的接 触电阻。
0089随后，可形成夹层介电层或其它绝缘层并且可以选择性地在其 中形成接触。之后，可以形成包括保护层和金属化层的其它层从而完成 器件的制造。
0090尽管以上方法是相对第一和第二器件描述的，但是该方法也包 括在具有第一沟道长度的区域内形成多个器件以及在具有第二沟道长度 的其它区域内形成多个器件。此外，应当理解方法500可以扩展到具有 变化沟道长度但具有固定或不变的背栅长度(通常也称为POLY重叠)的 多个器件。例如，可使用该方法500形成具有不同沟道长度但具有相同背栅长度的第三器件。
0091本发明相关的的本领域技术人员应当理解还可以在要求保护的 发明范围内对描述的实施例和许多其它实施例作各种修改。
权利要求
1. 一种制造漏极扩展的半导体器件的方法，所述方法包括形成第一阱区域于设计用于具有第一沟道长度的器件的半导体主体的第一区域内；形成第二阱区域于设计用于具有第二沟道长度的器件的半导体主体的第二区域内；根据共有的阈值电压形成背栅阱区域于所述第一和第二区域内，其中所述第一和第二区域中形成的所述背栅阱区域具有相等的背栅长度和掺杂浓度；形成第一漏极扩展于所述第一区域内；形成第二漏极扩展区域于所述第二区域内；根据所述第一沟道长度形成第一栅极结构于所述第一区域内；根据所述第二沟道长度形成第二栅极结构于所述第二区域内；形成第一漏极区域于所述第一漏极扩展区域内；形成第二漏极区域于所述第二漏极扩展区域内；形成第一源极区域于所述第一区域内的所述背栅阱区域内；以及形成第二源极区域于所述第二区域内的所属背栅阱区域内。
2. —种制造对称的漏极扩展的半导体器件的方法，所述方法包括 形成第一阱区域和第二阱区域于半导体主体内；根据第一沟道长度形成第一对称的漏极扩展区域于所述第一阱区域内；根据第二沟道长度形成第二对称的漏极扩展区域于所述第二阱区域内；根据阈值电压形成第一背栅区域于所述第一阱区域内所述第一对称 的漏极扩展区域之间；根据阈值电压形成第二背栅区域于所述第二阱区域内所述第二对称 的漏极扩展区域之间；形成第一栅极结构于所述第一阱区域的上方，所述第一栅极结构限定具有所述第一沟道长度的第一沟道区域；以及形成第二栅极结构于所述第二阱区域的上方，所述第二栅极结构限 定具有所述第二沟道长度的第二沟道区域。
3. 根据权利要求2所述的方法，进一步包括形成第一源极/漏极区域 于所述第一对称的漏极扩展区域内；以及形成第二源极/漏极区域于所述 第二对称的漏极扩展区域内。
4. 根据权利要求2或3所述的方法，其中所述第一沟道长度大于所 述第二沟道长度。
5. 根据权利要求2或3所述的方法，其中形成的所述第一和第二阱 区域具有p-型导电性并且形成的所述第一和第二背栅区域具有p-型导电性。
6. —种制造漏极扩展的半导体器件的方法，所述方法包括 选择阈值电压和沟道长度； 形成阱区域于半导体主体内； 形成漏极扩展区域于所述阱区域内； 根据所选择的阈值电压选择背栅掺杂浓度和长度； 根据提供所选择的阈值电压的所选背栅掺杂浓度和长度形成背栅区域于所述阱区域内；形成栅极结构于限定所述沟道长度的所述阱区域的上方； 形成漏极区域于所述漏极扩展区域内；以及 形成源极区域于所述背栅区域内。
7. 根据权利要求6所述的方法，进一步包括根据所述沟道长度且独 立于所述阈值电压形成所述漏极扩展区域。
8. 根据权利要求6或7所述的方法，进一步包括 选择第二沟道长度；形成第二阱区域于所述半导体主体内； 形成第二漏极扩展区域于所述第二阱区域内；根据提供所选择的阈值电压的所选背栅掺杂浓度和长度形成第二背 栅区域于所述第二阱区域内；形成第二栅极结构于具有第二沟道长度的所述阱区域的上方； 形成第二漏极区域于所述第二漏极扩展区域内；以及 形成第二源极区域于所述第二背栅区域内。
9.根据权利要求8所述的方法，进一步包括-选择第三沟道长度；形成第三阱区域于所述半导体主体内； 形成第三漏极扩展区域于所述第三阱区域内；根据提供所选择的阈值电压的所选背栅掺杂浓度和长度形成第三背 栅区域于所述第三阱区域内；形成第三栅极结构于具有第三沟道长度的所述阱区域的上方； 形成第三漏极区域于所述第三漏极扩展区域内；以及 形成第三源极区域于所述第三背栅区域内。
全文摘要
公开的方法可制造具有变化的沟道长度和基本相似的阈值电压的漏极扩展金属氧化物半导体(DEMOS)器件。为第一和第二器件选择阈值电压。形成第一和第二阱区域(204)。第一和第二漏极扩展区域(206)形成于所述阱区域内。第一和第二背栅(208)区域根据选择的阈值电压形成于所述阱区域内。第一和第二栅极结构形成于具有变化的沟道长度的第一和第二阱区域的上方。第一源极区域(212)形成于第一背栅区域之内并且第一漏极区域形成于第一漏极扩展区域之内。第二源极区域形成于第二背栅区域内并且第二漏极区域形成于漏极扩展区域内。
文档编号H01L21/336GK101461045SQ200780015965
公开日2009年6月17日 申请日期2007年3月12日 优先权日2006年3月10日
发明者J·C·米特罗斯, V·埃瓦诺 申请人:德克萨斯仪器股份有限公司