专利名称：具有增强的热和器件性能的可堆叠晶片或管芯封装的制作方法
技术领域：
本发明实施例涉及微电子技术。具体地说，本发明实施例涉及热和器件性能增强的堆叠晶片(stacked wafer)或管芯封装(die packaging)。
技术背景在半导体制造中，晶体管可在半导体晶片上形成。晶体管和其它 器件可集成以形成执行许多有用功能的集成电路(IC)。 一般情况下， 晶片可切割，并且各个IC管芯可封装和销售。为提高IC的性能，提高晶体管的性能可能有利。此外，随着晶体管变得更小、更快和更先 进，越来越难以从工作晶体管中散除热量。此外，在晶片或管芯封装 中，诸如堆叠式管芯封装等较密集的封装选择可能是有利的。但是， 一般的堆叠管芯设置可能不适用于诸如热沉等一般的散热器件。
本发明通过示例方式示出，并不限于所附的附图；附图中，相似 的标号表示类似的元件，其中图1示出衬底的横截面视图，包括散热和应力工程区(heat spreading and stress engineering region)和连才妄到具有背侧冷却器件的 对十底的通孑L。图2A-2F示出在衬底中形成散热和应力工程区及通孔的方法的横截面视图。图3A-3H示出在衬底中形成散热和应力工程区及通孔的方法的横 截面视图。图4示出在衬底中包括散热和应力工程区的系统示图。
具体实施方式
在各种实施例中，描述了与堆叠晶片或管芯封装有关的设备和方 法。但是，各种实施例可在不存在一个或多个特定细节的情况下实践， 或者通过其它方法、材料或组件实践。在其它实例中，熟知的结构、 材料或操作未详细示出或描述，以免不混淆本发明各种实施例方面。 类似地，为便于解释，陈述了特定的数字、材料和配置以便提供本发 明的详尽理解。不过，实践本发明可无需这些特定的细节。此外，要 理解，图中所示各种实施例是图示表示，并且不一定按比例画出。为减小微电子产品的大小，可增大半导体芯片的封装密度。增大 封装密度的一个方法可以是堆叠芯片。在操作中，堆叠式芯片的有源区域(activearea)可生成大量的热，这可能需要散除，以便芯片可正确 地运行。 一般情况下，在单芯片封装中，诸如集成的散热片或风扇等 背侧冷却器件可用于散除热量。但是，在堆叠式布置中，由于空间约 束或与电气连接定线(co皿ectionrouting)不兼容的原因，为堆叠中的每 个芯片使用背侧冷却器件可能是不可行的。简单地说，本发明实施例 可包括在芯片村底内，可从芯片有源区域散除热量的散热区以允许多 种堆叠式芯片配置。此外，芯片的有源区域可包括具有晶体管的集成电路(IC)。 IC可 包括N沟道金属氧化物半导体(NMOS)晶体管和P沟道金属氧化物半 导体(PMOS)晶体管。要提高任一晶体管类型的性能，可应用应力到晶 体管的沟道区(channel region)。具体而言，双向张应力(biaxial tensile stress)可增强NMOS和PMOS晶体管的性能。本发明实施例可包括在 允许多种堆叠式芯片配置的同时提供应力到IC晶体管。图1示出可以为堆叠晶片或管芯提供散热和应力诱导(stress inducement)的设备。图1示出设备100的横截面型视图。设备100包括具有有源表面 (active surface)45的衬底140。衬底140接附到冷却器件150并且通过 互连160连接到村底110。衬底110包括器件层115、金属化区120、通孔170和区域180，并在其背侧具有连接130。衬底140可包括任何合适的材料，并且有源表面145可包括任何 合适的器件。在实施例中，村底140可以为管芯。在另一实施例中， 衬底140可以为晶片。在实施例中，衬底140可包括半导体。在其它 实施例中，衬底140可以包括硅、绝缘体上硅(silicon on insulator)、锗 或其它材料。在实施例中，衬底140可以为厚度在大约2到10pm范 围的薄衬底。在实施例中，有源表面145可以包括NMOS或PMOS 晶体管、其它器件、金属化层、介电层、钝化层和焊盘(bondpad)。在 实施例中，衬底140可以包括微处理器。在另一实施例中，村底140 可以包括存储器件。互连160可以为任何合适的材料，并且可以电气连4妄衬底140和 衬底IIO。在一些实施例中，互连可以包括导体，如铜。在实施例中， 互连160可以包括焊料。在实施例中，互连160可以为有源表面145 的器件提供电气定线(electrical routing)。在实施例中，互连160可以 包括3维互连。冷却器件150可以是从村底150散除热量的任何合适的材料或结 构。在实施例中，冷却器件150可以包括热沉。在另一实施例中，冷 却器件150可以包括热接口材料(thermal interface material)。在另 一 实 施例中，冷却器件150可以包括风扇。在实施例中，冷却器件150可 以包括集成散热件。在实施例中，由于有源表面145是^)"底140的前 侧，因此，冷却器件150可以为背侧冷却器件。在实施例中，可不提 供冷却器件150。村底110可以包括任何合适的材料。在实施例中，衬底110可以 包括半导体。在其它实施例中，衬底110可以包括硅、绝缘体上硅、 锗或其它材料。在实施例中，衬底110可以包括具有<100>;圭晶(silicon crystal)的硅。在另一实施例中，衬底110可以包括具有<110>珪晶的 硅。在实施例中，衬底110可以为管芯。在另一实施例中，衬底110 可以为晶片。在实施例中，衬底110可以为厚度在大约2到10 ium范围的薄村底。在另 一实施例中，村底110可以为厚度在大约2到5 |i m范围的薄衬底。器件层115可以包括任何合适的器件。在实施例中，器件层115 可以包括NMOS晶体管。在另 一 实施例中，器件层115可以包括PMOS 晶体管。在实施例中，器件层115可以包括平面晶体管。在另一实施 例中，器件层115可以包括非平面或三门晶体管。在实施例中，器件 层115可以包括晶体管和电容器。在实施例中，器件层115可以在衬 底110的前侧上，并且与前侧相对的侧可以为衬底110的背侧。器件 层115可以上述所列器件的任何组合。金属化区120可以互连器件层115的器件，并且可以提供到外部 组件的连接定线。金属化层120可以包括由介电材料分隔的任何数量 的互连金属和通孔层(vialayer)。在实施例中，金属化区120的金属层中，金属层可以通过通孔层的通孔连接到相邻金属层。在实施例中， 金属化区120可以包括范围大约在1到9的多个金属层。在实施例中， 金属化区120可以提供到互连160的连接。在另一实施例中，金属化 区120可提供通过焊盘(未示出)到互连160的连接。金属化区120的 金属和通孔层可以包括任何合适的传导材料。在实施例中，金属化区 120的金属和通孔层可以包括铜。通孔170可以为器件层115中的器件提供到外部组件的连接定线。 在实施例中，通孔170可以延伸通过衬底110、器件层115和部分金 属化区120。在实施例中，通孔170可以连接到金属化区120的金属 层。在实施例中，通孔170可延伸通过器件层115部分和金属化区120, 使得它不接触或影响任何器件或金属层。在实施例中，通孔170可以 为坤寸底通孑L。通孔170也可以连接到连接130。在实施例中，通孔170可以通 过焊盘(未示出)连接到连接130。在另一实施例中，通孔170可通过村 底110背侧上的金属迹线(trace)(未示出)连接到连接130。通孔170可以包括任何合适的传导材料。在实施例中，通孔170可以包括铜。连接130可以提供到外部组件(未示出)的连接。在实施例中，连 接130可以为村底110提供连接和电气定线。在另一实施例中，连接 130可以为村底140提供电气定线。在实施例中，连接130可以为衬 底110和衬底140提供电气定线，并且提供到诸如印刷电路板(PCB) 等外部衬底的连接。在实施例中，连接130可以包括铜。在另一实施 例中，连接130可以包括焊料。在实施例中，连接130可以为受控塌 陷芯片(collapse chip)连接(C4)凸出部(bump)。区域180可以在村底110中提供，并且可以与器件层115相邻。 在实施例中，区域180可以为器件层115提供散热区。在实施例中， 区域180可以为器件层115提供应力诱导或应力工程区。在实施例中， 区域180可以为器件层115提供散热和应力诱导区。在实施例中，区 域180可以包括铜。在实施例中，区域180可以包括铜，并且可以具 有范围大约在10到30 pm的厚度。在另一实施例中，区域180可以 包括铜并且可以具有范围大约在80到120 pm的厚度。在实施例中， 区域180可以包括铜并且可以具有范围大约在80到120 pm的厚度。 在另 一实施例中，区域180可以包括具有金钢石颗粒(diamond particle) 的铜。在另一实施例中，区域180可以包括金钢石或类金钢石石友 (diamond like carbon)材料。类金钢石碳材料可以通过在360到4400 °C 范围的温度淀积,友而形成。在实施例中，区域180可以包括具有厚度 在大约1到100pm范围的金钢石或类金钢石材料。在另一实施例中， 区域180可以包括具有厚度在大约1到10 pm范围的金钢石或类金钢 石材料。在实施例中，区域180可以包括具有厚度在大约5到25 pm 范围的金钢石或类金钢石材料。如上所述，区域180可以为器件层115提供散热区。通常，材料 传热的能力可以为材料的热传导性(thermal conductivity),它以每米开 氏度瓦数(W/m.K)单位表示。在实施例中，区域180的热传导性可以大于村底110的热传导性，使得在使用区域180时热量可比不使用时 更快地从器件层115散除。在各种实施例中，村底110可以包括硅(<100 W/m.K)，并且区域180可以包括金钢石(> 1000 W/m*K)、类金钢石材 料( 400-500 W/m.K),或铜(400 W/m.K)。在实施例中，区域180可以 通过从器件层115散除热量而允许衬底IIO正常操作。在实施例中， 区域180可以具有大约比村底110热传导性高4到20倍的热传导性。 在另 一实施例中，区域180可以具有大约比村底110热传导性高2到 IO倍的热传导性。在实施例中，区域180可以具有大约比村底110热 传导性高4到10倍的热传导性。如上所述，区域180可以在器件层115上提供应力诱导。在器件 层115上诱发的双向张应力可提高器件层115上NMOS和PMOS晶 体管的性能。在实施例中，区域180可以为应力工程结构(stress engineering structure)。在器件层115上诱发的应力可以由衬底110与区域180材料之间 的热膨胀系数(CTE)的不匹配引起。在实施例中，衬底110可以包括硅，器件层115可以在大约90 到110。C范围的温度操作，并且区域180可以包括在大约20到30°C 温度施镀(plated)的铜。在此类实施例中，可在操作温度下在器件层115 上形成张应力，这是因为铜具有比硅更高的CTE，并且铜的无应力温 度是施镀温度。在实施例中，区域180可以具有比衬底110更高的 CTE,并且区域180可以在低于器件层115的操作温度的温度配置 (dispose)，从而在器件层115上形成张应力(tensile stress)。在另一实施例中，衬底110可以包括>眭，器件层115可以在大约 90到110°C的温度操作，并且区域180可以包括在大约360到440°C 范围溫度淀积的金钢石或类金钢石材料。在此类实施例中，可在操作 温度下在器件层115上引起张应力，这是因为金钢石或类金钢石材料 具有比硅更低的CTE，并且金钢石或类金钢石材料的无应力温度为淀 积温度(deposition temperature)。在实施例中，区域180可以具有比衬底110更低的CTE,并且区域180可以在高于器件层115操作温度的 温度配置，从而在器件层115上形成张应力。器件层上的张应力可以为任何量的张应力。在实施例中，张应力 可以在大约0.1到5 GPa范围。在另一实施例中，张应力可以在大约 l到2 GPa范围。在另一实施例中，张应力可以在大约0.5到3 GPa 范围。图1示出通过互连160由其活动或前表面连接的两个衬底110、 140。衬底140包括接附到其背侧的冷却器件150，并且衬底110包括 散热和应力诱导区域180和衬底通孔180,并且在其背侧具有外部连 接130。但是，许多其它配置也可以提供。如图l所示，衬底110可 以包括连接130。连接130可以有利于连接到类似于村底110的包括 散热和应力诱导区及衬底通孔的另一村底的背侧。类似于衬底110的 若干村底可以用类似的方式堆叠。图2A-2F示出可以为堆叠晶片或管芯提供散热和应力诱导区的方法。图2A示出设备200，包括具有器件层220的衬底210和金属化区 230。在实施例中，如下面参照图3A-3H所述，i殳备200可通过结合 层(bonding layer)(未示出)接附到载体(carrier)(未示出)。金属化区域230 可以包括由介电材料分隔的任何数量的金属层和通孔层(vialayer)。为 清晰起见，图2A只示出包括金属化物(metallization)250和介电质240 的一个金属层。在实施例中，金属化区230可以包括范围大约在1到 9的多个金属层。衬底210可以包括任何合适的材料。在实施例中，村底210可以 包括半导体。在其它实施例中，衬底210可以包括硅、绝缘体上硅、 锗或其它材料。在实施例中，衬底210可以为管芯。在另一实施例中， 衬底210可以为晶片。在实施例中，衬底210可以为厚度在大约2到 10pm范围的薄衬底。在另一实施例中，衬底210可以为厚度在大约 2到5lam范围的薄衬底。器件层220可以包括任何合适的器件。在实施例中，器件层220 可以包括NMOS晶体管。在另 一 实施例中，器件层220可以包括PMOS 晶体管。在实施例中，器件层220可以包括平面晶体管。在另一实施 例中，器件层220可以包括非平面或三门晶体管。在实施例中，器件 层220可以包括晶体管和电容器。器件层220可以包括上述所列器件 的任何组合。通常，衬底210的前侧可视为具有器件层220和金属化 区240的侧，并且衬底210的背侧可以相对于正侧。金属化区230可以互连器件层220的器件，并且可以提供到外部 组件的连接定线。金属化区230的金属和通孔层可以包括任何合适的 传导材料。在实施例中，金属化区230的金属和通孔层可以包括铜。如图2B所示，层260可在衬底210的背侧形成。层260可以通 过任何合适的4支术形成，并且可以为任何合适的材料。在实施例中， 层260可以包括铜，并且可以通过施镀形成。在另一实施例中，层260 可以包括铜，并且可以通过在大约20到30°C范围的温度施镀形成。 在实施例中，层260可以包括铜并且可以具有范围大约在10到30 pm 的厚度。在另一实施例中，层260可以包括铜并且可以具有范围大约 在10到120 pm的厚度。在实施例中，层260可以包括铜并且可以具 有范围大约在80到120pm的厚度。在实施例中，层260可以包括具 有金钢石颗粒的铜。在实施例中，层260可以包括金钢石或类金钢石材料。在另一实 施例中，层260可以包括具有金钢石或在大约360到440。C范围温度 淀积的类金钢石材料。在实施例中，层260可以包括金钢石或类金钢 石材料，村底210可以包括硅，并且相对于衬底210,层260可以是 薄的，这是因为金钢石或类金钢石材料充分比硅硬(大约IO倍)。在实 施例中，层260可以包括金钢石或类金钢石材料，并且可以具有在大 约1到100 pm范围的厚。在实施例中，层260可以包括金钢石或类 金钢石材料，并且可以具有在大约1到10 pin范围的厚度。在实施例 中，层260可以包括金钢石或类金钢石材料，并且具有在大约5到25pm范围的厚度。如上所述，层260与衬底210之间的CTE不匹配可以导致在操作 期间在器件层220的器件上i秀发的张应力。在实施例中，层260的CTE 可大于衬底210的CTE，并且层260可在低于器件层220操作温度的 温度形成。在实施例中，层260的CTE可小于衬底210的CTE，并 且层260可在高于器件层220操作温度的温度形成。如图2C所示，开口(opening)270可在层260、衬底210、器件层 220、部分金属化层230中形成以显露(expose)金属化物250。开口 270 可以由任何合适的技术形成。在实施例中，可以通过先在层260上形 成图样(pattern)(未示出)，然后蚀刻层260、衬底210、器件层220及 部分金属化区230,并且最后去除图样而形成开口 270。在实施例中， 金属化物250可充当在层260、衬底210、器件层220及部分金属化 区230蚀刻期间的蚀刻停止层。在实施例中，图样可以包括光刻月交 (photoresist)。在另一实施例中，开口 270可以通过钻通层260、衬底 210、器件层220及部分金属化区230而形成。如图2D所示，绝缘体280可在开口 270和层260上形成。绝缘 体280可以通过任何合适的^1术形成，并且可以包括任何合适的材料。 在实施例中，绝缘体280可以包括氮化物或氧化物。在实施例中，绝 缘体280可通过淀积法(d印osition)形成。如图2E所示，可形成侧壁290。侧壁290可以由任何合适的技术 形成。在实施例中，侧壁290可以通过绝缘体280的非等向性蚀刻 (anisotropic etch)形成。如图2F所示，通孔295可在开口 270中形成。通孔295可以通 过任何合适的技术形成，并且可以包括任何合适的材料。在实施例中， 通孔295可以延伸通过层260、村底210、器件层220及部分金属化 区230。在实施例中，通孔295可以为传导材料(conductive material)。 通孔295可以包括任何传导材料。在实施例中，通孔295可以包括铜。 在实施例中，通孔295可通过施镀(plating)形成。在实施例中，侧壁290可以将通孔295与层260、衬底210、器件层220及部分金属化区 230电绝缘。
在实施例中，连接可在衬底210(未示出)背侧上形成。在实施例中， 连接可以为C4凸出部(C4bumps)。在另一实施例中，连接可以包括铜。 图3 A-3 H示出可以为堆叠晶片或管芯提供散热和应力诱导区的方法。
图3A示出设备300，包括具有器件层310的衬底305和金属化区 315。金属化层315可以包括由介电材料分隔的任何数量的金属层和 通孔层。为清晰起见，图3A只示出包括金属化物325和介电质320 的一个金属层。在实施例中，金属化区315可以包括范围大约在1到 9的任何数量的金属层。
设备300也包括结合层330和栽体335。结合层330和载体335 可以为任何合适的材料。在实施例中，载体335可以为厚-圭。在实施 例中，载体335可以包括活动层和金属化层(未示出)。在实施例中， 可不使用结合层330和载体335。
衬底305可以包括任何合适的材料。在实施例中，衬底305可以 包括半导体。在其它实施例中，村底305可以包括硅、绝缘体上石圭、 锗或其它材料。在实施例中，衬底305可以为管芯。在另一实施例中， 衬底305可以为晶片。在实施例中，衬底305可以为厚度在大约2到 10pm范围的薄衬底。在另一实施例中，衬底305可以为厚度在大约 2到5 pim范围的薄衬底。
器件层310可以包括任何合适的器件。在实施例中，器件层310 可以包括NMOS晶体管。在另 一实施例中，器件层310可以包括PMOS 晶体管。在实施例中，器件层310可以包括平面晶体管。在另一实施 例中，器件层310可以包括非平面或三门晶体管。在实施例中，器件 层310可以包括晶体管和电容器。器件层310可以以上所列器件的任 何组合。通常，衬底305的前侧可视为具有器件层310和金属化区315 的侧，并且衬底305的背侧可以与前侧相对。金属化区315可以互连器件层310的器件，并且可以提供到外部 组件的连接定线。金属化区315的金属和通孔层可以包括任何合适的 传导材料。在实施例中，金属化区315的金属和通孔层可以包括铜。
如图3B所示，沟槽340可在衬底305中形成。沟槽340可以由 任何合适的材料形成。在实施例中，可以通过先在衬底305上形成图 样(未示出)，然后蚀刻衬底305，并最后去除图样而形成沟槽340。在 实施例中，图样可以包括光刻胶。
如图3C所示，绝缘体345可在沟槽340和4t底305上形成。绝 缘体345可以通过任何合适的技术形成，并且可以为任何合适的材料。 在实施例中，绝缘体345可以包括氮化物或氧化物。
如图3D所示，开口 350可以在绝缘体345、衬底305和器件层 310中形成以显露金属化区315。开口 350可以由任何合适的技术形 成。在实施例中，可以通过先在绝缘体345上形成图样(未示出)，然 后蚀刻绝缘体345、衬底305和器件层310，并且最后去除图样而形 成开口 350。在实施例中，图样可以包括光刻胶。在实施例中，金属 化区315中的介电材料可以充当蚀刻停止层。
如图3E所示，绝缘体355可在开口 350和绝缘体345上形成。 绝缘体355可以通过任何合适的才支术形成，并且可以为任何合适的材 料。在实施例中，绝缘体355可以包括氮化物或氧化物。在实施例中， 绝缘体355可以将通孔(下面进一步论述)与衬底305和器件层310电 绝缘。
如图3F所示，可执行蚀穿(break-through etch)以显示金属化物 325。蚀穿可通过任何合适的技术执行。在实施例中，蚀穿可包括非 等向性蚀刻。
如图3G所示，可形成图样360和传导填充(conductive fil1)365。 图样360可以通过任何合适的技术形成，并且可以包括任何合适的材 料。在实施例中，图样360可以包括光刻胶，并且可以通过光刻工艺 (photolithography process)形成。传导填充365可以通过任何合适的技术形成，并且可以为任何合
适的材料。在实施例中，传导填充365可以包括铜。在实施例中，传 导填充365可通过施镀形成。在实施例中，传导填充365可以通过在 大约20到30。C范围的温度施镀而形成。在实施例中，开口 350中传 导填充的部分可形成传导通孔(conductive through via)。在实施例中， 沟槽340中的传导填充365部分可以形成应力工程区，并且在器件层 310上形成张应力。在实施例中，传导填充365可以具有大于衬底305 的CTE的CTE,并且传导填充365可以在低于器件层310操作温度 的温度形成。在实施例中，传导填充365可以具有小于衬底305的CTE 的CTE，并且传导填充365可以在高于器件层310操作温度的温度形 成。在实施例中，沟槽340中的传导填充365部分可以为器件层310 提供散热区。
如图3H所示，图样360可以#1去除，并且介电质370、导体375 和连接380可以在传导填充345上形成。介电质370、导体375和连 接380可以通过任何合适的技术形成，并且可以包括任何合适的材料。 在实施例中，介电质370可以通过旋转涂布法(spin on method)形成。 在实施例中，导体375可以通过图样、蚀刻、图样去除和施镀工艺形 成。在实施例中，导体可以包括铜。在实施例中，连接380可以包括 凸出部。在实施例中，连接380可通过C4工艺形成。在实施例中， 连接380可允许到诸如印刷电路板等衬底的倒转片连接(flip-chip connection)。
图4示出系统400。系统400可以包括处理器410、存储器420、 存储器440、图形处理器440、显示处理器450、网络接口 460、 I/O 接口 470及通信总线480。在实施例中，存储器420可以包括易失性 存储器组件。系统400的任何组件可以包括如上所述的散热和应力工 程区。此外，如上所述，/>开的发明允许包括散热和应力工程区的芯 片堆叠。包括散热和应力工程区等堆叠组件的大量组合可以实现。在 实施例中，存储器420可以包括散热和应力工程区，并且存储器420可以与处理器410堆叠。在实施例中，系统400可以包括第二处理器
(未示出)，并且第二处理器可以包括散热和应力工程区，并且第二处
理器可以与410堆叠。
此说明书通篇对"一个实施例"或"实施例"的引用指结合该实施例 描述的特定特性、结构、材料或特征包括在本发明的至少一个实施例 中。因此，在说明书通篇各个位置出现的"在一个实施例"或"在实施例 中"短语不一定全部指本发明的同一实施例。此外，特定的特性、结构、 材料或特征可在一个或多个实施例中以任何适合的方式组合。
要理解，上迷描述旨在说明而不是限制。在查看上述说明后，本 领域的技术人员将明白许多其它实施例。因此，本发明的范围应参照 随附权利要求书及此类权利要求书授权的等效物完全范围定义。
权利要求
1.一种设备，包括金属化区，包括衬底器件层上的多个金属层；通孔，延伸通过所述衬底和所述器件层，并接触所述金属化区中的金属层；以及散热和应力工程区，位于所述衬底中并与所述器件层相邻。
2. 如权利要求1所述的设备，其特征在于，所述散热和应力工程 区包括铜。
3. 如权利要求l所述的设备，其特征在于，所述散热和应力工程 区至少包括如下之一金钢石、类金钢石材料或带有金钢石颗粒的铜。
4. 如权利要求l所述的设备，其特征在于，所述散热和应力工程 区在所述器件层中的晶体管上造成范围大约0.5到3 GPa的双向张应 力。
5. 如权利要求l所述的设备，其特征在于，所述散热和应力工程 区具有在比所述衬底的热传导性高大约4到20倍范围中的热传导性。
6. 如权利要求l所述的设备，其特征在于，还包括 所述金属化区上的互连，其中所述互连连接到第二衬底的有源表面；以及接附到与所述有源表面相对的所述第二村底的表面的冷却器件。
7. —种设备，包括有源表面，包括通过互连耦合到第二衬底的有源表面的第 一衬底 的金属化区，其中所述第一村底包括与所述有源表面相邻的散热和应 力工程区，及延伸通过所述第一村底并接触所述金属化区的金属层的 通孔；以及冷却器件，位于与所迷第二村底的有源表面相对的表面上。
8. 如权利要求7所述的设备，其特征在于，还包括印刷电路板，连接到与所述第一村底的有源表面相对的所述第一村底的表面上的凸出部。
9. 如权利要求7所述的设备，其特征在于，所述散热和应力工程区至少包括如下之一铜、金钢石、类金钢石碳或带金钢石颗粒的铜。
10. 如权利要求7所述的设备，其特征在于，所述散热和应力工 程区在所述第一衬底中的晶体管上造成范围大约0.5到3 GPa的双向 张应力，并且所述散热和应力工程区具有在比所述第 一村底热传导性 高大约4到20倍范围内的热传导性。
11. 一种方法，包括在衬底表面上提供散热和应力工程层，其中所述村底表面与所述 衬底器件层上的金属化区相对；显露所述金属化区的金属层，其中显露所述金属层包括提供通过 所述散热和应力工程层、所述衬底和所述活动区的通孔开口 ；在所述通孔开口侧壁上提供侧壁绝缘体；以及在所述通孔开口中提供传导填充。
12. 如权利要求11所述的方法，其特征在于，还包括 将所述金属化区上的互连电气连接到第二村底的有源表面上的第二互连。
13. 如权利要求11所述的方法，其特征在于，提供所述散热和应 力工程层包括在低于所述器件层操作温度的温度提供所述散热和应 力工程区，并且所述散热和应力工程层的热膨胀系数大于所述衬底的 热膨胀系数。
14. 如权利要求11所述的方法，其特征在于，提供所述散热和应 力工程层包括在高于所述器件层操作温度的温度提供所述散热和应 力工程区，并且所述散热和应力工程层的热膨胀系数小于所述衬底的 热膨胀系数。
15. 如权利要求11所述的方法，其特征在于，所述散热和应力工 程层至少包括如下之一铜、金钢石、类金钢石碳或带金钢石颗粒的 铜。
16. —种方法，包括在村底表面中提供沟槽，其中所述衬底表面与所述衬底器件层上 的金属化区相对；在所述村底表面和所述沟槽上形成绝缘层；通过提供通过所述绝缘层、所述衬底和所述器件层的通孔开口而 显露所述金属化区；在所述绝缘层和所述通孔开口上形成第二绝缘层；显露所述金属化区的金属化层；以及选择性地在所述沟槽和所述通孔开口中提供传导填充，以便形成 所述沟槽中的散热和应力工程区和所述通孔开口中的全通通孔。
17. 如权利要求16所述的方法，其特征在于，还包括 在所述村底表面和所述传导填充上形成介电层； 在所述介电层上形成凸出部；以及将所述凸出部电气连接到第二衬底有源表面上的互连，其中与所 述有源表面相对的所述第二衬底的表面接附到冷却器件。
18. 如权利要求16所述的方法，其特征在于，所述传导填充包括铜。
19. 如权利要求16所述的方法，其特征在于，选择性地提供传导 填充包括形成图样，包括所述沟槽上的开口和所述衬底上方的所述通 孔开口 。
全文摘要
本发明提供一种衬底，该衬底具有器件层(210，310)和金属化区(230，315)。在衬底内，提供了导电通孔(270，350)和导热区(260，365)。热传导区可通过到沟槽内的淀积或形成图样而形成。衬底可在堆叠设置中提供。
文档编号H01L23/367GK101292348SQ200680039351
公开日2008年10月22日 申请日期2006年10月24日 优先权日2005年10月24日
发明者P·莫罗, R·巴斯卡兰, S·拉马纳坦 申请人:英特尔公司