用于制造设有一或多根量子导线以能形成一个或多个晶体管通道的微电子装置的结构和方法

专利名称：用于制造设有一或多根量子导线以能形成一个或多个晶体管通道的微电子装置的结构和方法
技术领域：
本发明涉及集成电^各领域，并且更具体地-说，涉及晶体管领域， 并且本发明的目的是提出一种特别设置有一根或多才艮量子导线的 孩i电子装置，这些量子导线按照排列、形状或/和组成进行优化，并 能够形成一个晶体管通道、具有多个分支的一个晶体管通道、或具 有改进的电学性能和庞大的多个晶体管通道。
背景技术：
形成在基板(例如，soi型("绝缘体上的硅"))上的传统晶 体管结构通常由具有例如相应的第一和第二半导体区形式的源相-区和漏纟及区ia成，该源一及区和漏一及区由第三半导体区或通道(该第 三半导体区或通道可以是条状或平行六面体块状)接合在一起。该
条覆盖有栅极，能够控制在源极区与漏极区之间传输的电流强度。
通过尽力改进两个通常不相容的因素晶体管的运行速度和晶 体管的能库€，而在不断地寻求改进晶体管的性能。
为了提高运行速度，尤其尝试减小晶体管的尺寸，从而还可以 降低运行成本并获得具有更多晶体管或更高晶体管集成密度的集
成电路。 减小晶体管的尺寸必然会例如缩短源极与漏极之间的距离，并
形成具有愈加小的长度和宽度的通道。这种趋势可以导致对晶体管 的正常工作有害的影响，例如"短通道步丈应"。因此，随着愈力口缩 短晶体管通道的长度，漏极和源极对通常由栅极控制的通道传导性 具有越来越大的影响。"短通道岁支应"还导致阕〗直电压随着通道长 度和漏极电压的减小而减小，这进而导致晶体管的截止状态泄露增 加。这很难与集成电路在性能上的改进相一致。
文献US 6 127 702提出了一种晶体管结构，该晶体管结构包括
由并列在基板上的多个平行的平行六面体条组成的通道，并且这些 平行六面体条通过光刻法相互隔开确定的距离。通过这种结构可以
尤其是减小短通道效应，但虽然如此它仍会带来问题，特别是在集 成密度方面，该密度由光刻法来限定。
文献US 5 965 914提出了另一种晶体管结构，该晶体管结构设 置有由叠置的平行六面体条形成的通道。所述结构实现起来很复 杂，〗旦也^吏得短通道效应得以改进，并在集成密度方面带来了改进， 该结构在基板上占有的空间比先前所述的晶体管结构所占有的空 间更小。
提出了寻求一种新晶体管结构的问题，在该结构中进一步解决 基板上的紧凑性问题，同时实现改进的通道控制。

发明内容
本发明的目的是才是出一种场效应孩l电子装置，该装置包括被称 为"量子，，导线的一根或多根导线，这些导线在排列、形状或/和组 成方面纟皮优化，并能够形成一种改进的晶体管通道、或具有多个分 支的一个通道、或多个晶体管通道。这些形成一个或多个晶体管通
道的导线具有对场效应晶体管带来改进(特别是在集成密度和电性 能方面)的排列、形状或/和组成。本发明还提供了一种用于制造具有一根或多根条或杆或导线 的微电子装置的方法，该导线被称为"量子"导线，它能够形成一 个晶体管通道、或具有多个分支的一个晶体管通道、或多个晶体管通道，该方法包纟舌以下步-骤a) 在一个或多个薄层中，形成至少一个第一块和至少一 个第二块以及将第 一块接合于第二块的至少 一个第三块或结 构，该第 一块和第二块中分别待形成至少 一个晶体管漏才及区和 至少 一 个晶体管源极区；b) 在表面上，特别是在结构的至少一侧上或至少一个侧 面上，形成将第一块的第一区域或第一面与第二块的另一区域 或另 一 面连接起来的 一根或多根导线，能够形成 一 个晶体管通 道、或具有多个分支的一个通道、或多个晶体管通道。第 一块的所述第 一 区i或可以定位成面只于第二块的所述另 一 区域。第一块、第二块和第三块可以形成在薄层的堆栈(stack)中。该方法还可以在步骤b)之后另外包括除去将第一块连4妻至 第二块的结构的至少 一部分，这种除去相对于导线是可选择的。因此，第三块可以用作形成量子导线的支撑结构。第三块可以 可选地具有传统的晶体管通道形状，并可一皮除去或部分地除去，以 便能够为在排列、形状或/和组成方面进行优化的量子导线留下空 间，并且能够形成改进的通道结构或具有多个分支的通道结构。
在步4聚b)形成的导线可具有优^1的形4犬，具体i也-说，它们可 以是圆柱形的或基本上是圓柱形的。
才艮据一种可能性，在步骤b)中形成的导线可i殳置有圓形或曲 线形的剖面。才艮据多种可能性，该导线可i殳置有圆形的截面或基本 上圆形的截面、或者椭圆形的截面或基本上椭圓形的截面。
该量子导线可以可选3也i殳置有包含至少一个凹部或/和至少一 个平面的截面。
才艮据该方法的另 一可能实施方式，第 一块的第 一 区域和第二块 的所述另一区域可由一种或多种材料制成，该材料不同于在步驶《b) 中制成导线的材料。
根据该方法的实施方式的一个变型，该实施方式可以可选地与 上述实施方式相结合，可在步骤b)形成单独的或分开的导线。
根据该方法的实施方式的另 一变型，该实施方式可以可选地与 上述变型相结合，可在步骤b)形成一根或多根分开的导线或对支 架的可拆卸导线。
制造第一、第二和第三块的步骤a)可包括以下步骤 -在所述堆栈上形成至少 一个掩模，
-穿过掩^t对堆栈进行各向异性蚀刻。该纟务才莫能够复制至 少一个晶体管源才及图案、至少一个晶体管漏才及图案、以及将源
;f及图案连4妻至漏^l图案的至少一个图案。
在步骤b)中，导线可通过堆栈的一个或多个主会定或目标层周 成。这可尤其是能够形成多根量子导线，这些量子导线叠加和/或分开和/或不与支架连4妻，并可选地至少两才艮量子导线沿与支架的主平面平4亍的方向4非成一列(对齐，align)且不与支架连4妄。该堆栈可由不同材^牛的至少两个连续层形成，或者由不同才才泮牛 的至少一对连续层形成。该堆栈可由替换的第 一 半导体材料层以及其它不同于该第一 材料的第二材料层形成。根据一个可能的具体实施方式
，其中堆栈由一层或多层第一材 泮牛以及其它的一层或多层第二材料形成，该方法也可在步4聚b)之 后且在步骤c)之前包括如下步骤-相对于第二材料，选4奪性地对第一材冲十层进行局部蚀刻，-在第一材料层周围形成绝缘层。这使得堆栈的一些层受绝缘导线。才艮据该方法的一个特定具体实施方式
，步骤b)可通过在堆栈 的一些层(例如，第二半导体材料层)上生长或外延生长第三半导 体材料层来实现，该第三材料不同于第 一材料和/或第二材料。该制造方法还可在步骤c)之后包括以下步骤 -在该结构上;冗积绝纟彖层，-在第一块与第二块之间的绝纟彖层中形成至少一个开口 ，以露 出该结构和导线或露出该结构的 一 部分和 一 些导线，-通过开口蚀刻该结构，这相对于导线是选纟奪性的。
这可以，特别地，在保留第一块和第二块的同时，使得至少部 分i也除去该结构。这还可以，尤其是在开口由晶体管4册才及形成时， 4吏得为该4册4及的形成估支准备。因此，该方法还可以包括在通过开口对结构进4亍蚀刻之后，在开口中形成晶体管棚-才及。i亥方法可以可选；也在纟色》彖体上半导体(semiconductor on insulator)类型的基板上实施。在这种情况下，支架可由例如用作 机械支架(例如半导体或石英基)的至少一层、以及位于半导体层 上的至少一个绝^彖层形成，其中该半导体层上制成有步骤a)中形 成的薄层堆4戋。为此目的，4艮据一个第一方面，本发明涉及一种微电子装置， 包括-支架，-位于支架上的至少一个第一块和至少一个第二块，在该支架 中分别可形成或形成至少一个晶体管漏才及区和至少一个晶体 管源才及区，- 一才艮或多才艮圓柱形的或基本上是圓柱形的条或导线，该条或 导线可形成或形成一个晶体管通道或具有多个分支的一个晶 体管通道或多个晶体管通道，将第一块的第一区域连接到第二 块的另一区Js戈。第 一块的第 一 区i^和第二块的所述其它区i成可相互面对i殳置。该导线可具有圆形或曲线形的剖面。根据多种可能性，该导线 可i殳置有圓形的截面或基本圓形的截面，或者i殳置有椭圓形的截面 或基本椭圓形的截面。 才艮据量子导线的一个可能的具体实施方式
，这些量子导线可设 置为具有至少一个凹部或/和至少一个平面的剖面。因此，本发明的微电子装置包括量子导线，这些量子导线具有 优化的排列和形状，特别是圆柱形，这使得对通道、或具有多个分 支的通道或可形成这些导线的多个通道的传导性的控制得以改进。第一块和第二块可分别包括一层或多层薄层，该薄层包括一层 或多层半导体层，例如，半导体层的堆栈。根据所述装置的一个可能的具体实施方式
，导线可由不同于导 线材料的材料连接于第 一 块的第 一 区域的 一 部分和第二块的所述 其它区域的另一部分。因此，本发明的微电子装置可以包括由给定 材料制成的量子导线，所述给定材料在电荷载体(载荷子)迁移率区禾口源一及区。才艮据具体实施方式
的一个变型，所述装置的一才艮量子导线或多 才艮量子导线甚至所有的量子导线可以是单独的或分开的或与支架 不4妻触。所述排列使得可以通过涂H在这些导线上的4册4及来改进对量子导线的传导性的控制。根据第二种可能的排列，该排列可与上述排列相结合，该装置 可包括沿与支架的主平面成非零角的方向排列的至少两根量子导 线。所述排列使得可以改进具有多根量子导线的装置的紧凑性以及 改进晶体管的集成密度。才艮据第三种可能的排列，该排列可与上述两种排列相结合，该 装置可包括沿与支架的主平面平行的方向排列的至少两根导线。
第一块和第二块中的每一个均可包括不同材料的至少两层半 导体层，即至少一层第一半导体材料层以及至少一层第二半导体材 料层，第二半导体材料相对于第一材料可选择性地被蚀刻。才艮据该装置的一个特定具体实施方式
，第一块和第二块可包括 由第一半导体材料和不同于该第一半导体材料的第二半导体材料制成的交替层。量子导线可以是一种半导体材料，并且可选地可以是不同于第 一半导体材料和第二半导体材料的第三半导体材料。该第三材料可以是特别有利于电荷载体的迁移率的材料(例如锗)或/和相对于第 一和第二半导体材料可以选#^生地—皮蚀刻的材^K本发明的装置还可包括至少部分地涂敷所述导线的栅极。在这 种情况下，才艮据该装置的具体实施方式
的变型，支架和导线可由才册 才及的一部分分开。该装置的量子导线可以可选i也基本为圓柱形并包4舌一个平面， 该平面可以可选地指出这些导线形成的方式。该平面可与支架的主 平面形成非零角或直角。根据本发明的微电子装置的一个可能的具体实施方式
，该装置 可由绝缘体上半导体类型的基板制造。在这种情况下，其上具有第 一块和第二块的支架可包^"与第 一块和第二块相4妻触的至少 一层 绝缘层以及上面具有绝缘层的至少 一层半导体层。根据第二方面，本发明还涉及一种微电子装置，包括 -支架， -位于支架上的具有一层或多层薄层的至少一个第一块 和至少一个第二块，在第一块和第二块中分别^f寺形成至少一个 晶体管漏极区和至少 一 个晶体管源极区，-由至少一种给定材料制成的一根或多才艮条或被称为"量 子导线"的导线，以能够形成一个晶体管通道或多个晶体管通 道，并连冲妄第 一块的第 一 区域和第二块的面向所述第 一 区域的 另 一 区域，第 一块的所述第 一 区域和/或第二块的所述另 一 区域 由不同于所述给定材料的材料制成。才艮据该装置的一个特定具体实施方式
，导线可以是圓柱形的或 基本上是圆柱形的。根据一种可能性，导线可以设置有圓形或曲线形的剖面。


通过参照附图阅读为了所述目的而单独纟会出且非限制性的示例性具体实施方式
的描述将更好地理解本发明，附图中-图1A和图1B示出了根据本发明的微电子装置的实例，该微 电子装置包括能够形成至少一个晶体管通道的量子导线；-图2A和图2B示出了本发明的微电子装置，该微电子装置包 括涂敷有栅极并形成至少一个晶体管通道的一根或多根量子导线；-图3A至图3I是用于制造本发明微电子装置的方法的各步骤 的才黄截面图；-图4A至图4E是同一方法的各步骤的俯一见图； -图5示出了晶体管图案；
-图6A至图6H示出了根据本发明孩i电子装置的量子导线所采 用的截面形状或冲黄截面的不同实例；-图7A至图7F示出了利用制造根据本发明微电子装置的方法 而获得的量子导线截面形状的不同变型。为了^更于^f黄向阅读附图，不同附图中的相同、相似或等同的部 件用同一参考标号表示。为了更好地阅读附图，附图中示出的不同部件不必用相同的比例来描述。
具体实施方式
现将参考图1A和1B来描述根据本发明的微电子装置的实例。该装置首先包括基板，该基板可以是绝缘体上半导体类型 (SOI)的或SiGeOI类型(绝缘体上的SiGe)的，并特别设置有 第一枳4成支架层101 (该支架层可以是石英或诸如石圭的半导体材 料)，以及位于第一层101上的诸如由Si02形成的绝缘层或内埋氧 化层102。绝缘层102作为第一块110和第二块130的支架，该第一块和 第二块中的每一个均由堆叠在绝乡彖层102上的至少一层薄层或多层 薄层形成。第一块110和第二块130中的每一个均包括一个半导体 层或多个成层的半导体层(其中至少一个半导体层(未示出)与绝 缘层102相接触)。块110和130分别用来形成一个晶体管漏才及区或可选的多个成 层的漏极区以及 一 个晶体管源极区或可选的多个叠置的源极区。因
此，块110和130每一个均可以可选地包括由不同半导体材料制成的多个成层的或叠置的半导体层。根据该装置的一个可能的具体实施方式
，块110和130每一个均可包括由第一半导体材料(诸如SiGe)和第二半导体材料(诸如 Si)制成的交替半导体层。块110和130可分别具有与绝缘层102相接触的底部，该底部 有利i也是单独的或分开的。块110和130还通过一才艮或多一艮条、4干 或导线彼此相连接，例如，如图1A (给出了装置的透视图)示出 的四才艮条或导纟戋120a、 120b、 120c、 120d。导线或条120a、 120b、 120c、 120d能够确保电传导并用来形 成具有多个分支的晶体管通道结构。在块110和130分别形成多个 堆叠的晶体管漏极区和多个堆叠的晶体管源极区的 一个具体情况 中，导线120a、 120b、 120c、 120d可用来形成多个不同的晶体管通道。这些在此我们也称为"量子导线"的条或导线120a、 120b、 120c、 120d，并且在它们长度L (长度L在图1A中由与正交参考点(基准 点)[o;7;7;〖]的矢量7平行的方向定义)的方向上，使属于第一块110 的第一面或第一区域与属于第二块130的另一第一面或另一第一区 域连接，该另一第一面或另一第一区域与第一块110的所述第一面 相对。条或导线120a、 120b、 120c、 120d的长度L (该长度也对 应于分开块110和130的3巨离)可在10纳米至1000纳米之间测量， 或例如可为50纟内米的量级。量子导线的排列是优化的，并可赋予形成或可形成这些导线的 一个晶体管通道或多个晶体管通道改进的电学特性。该孩i电子装置 的一才艮或多才艮量子导线可形成为使它们与其上具有块110和130的支架不4妾触。在图1A和图IB示出的实例中，导线或条120a、 120b、 120c、 120d形成在i夹110 -口 130的各自的下面上，并与纟色》彖层120 不接触。该微电子装置的一根或多根量子导线也可形成为使它们与 块110和130的形成源才及区和漏才及区的上面或顶表面不4妻触。在图 1A和图1B示出的实例中，导线或条120a、 120b、 120c、 120d形 成于块110和130的各自上面的下方，并与绝纟彖层102不冲妄触。相对于量子导线在基板上所占据的间隔或空间，也可对量子导 线的排列进行优化。如图1B所示(给出了装置的第一块110和第 二块130之间的横截面图)，第一导线120a和第二导线120b排列 在与半导体层101或绝纟彖层102的主平面成非零角(诸如90° )的 方向上。在与绝缘层102的主平面基本平行的方向上是第三半导体 导线120c和第四半导体导线120d，它们分别与第一导线120a和第 二导线120b排成一列。第一导线120a和第二导线120b可以隔开距离L,(例如在0至 IOO纳米之间，或例如在20纳米量级)，并优选是单独的或分开的。第一导线120a和第二导线120b可以分别与第三半导体导线 120c和第四半导体导线120d隔开距离L2 (例如在10至100纳米 之间，或例如在20纳米量级)。樣史电子装置的量子导线也可以具有优化的形状，以^更于对具有 多个分支的通道的传导性或能够形成这些导线的通道进行控制。如 图1A和图1B所示，导线120a、 120b、 120c、 120d可以是圆柱形的，具体地说，它们可以具有圓形或曲线形的剖面。圓一主形导线120a、 120b、 120c、 120d可具有圆形的或所谓"基 本"圓形的截面，或才艮据另一种可能性，它们可具有卵形的截面或 所谓"基本卵形"的截面。由微电子方法(例如由一步或多部外延 步艰《)制纟寻的导线120a、 120b、 120c、 120d,它们不必具有完美的 几何形状，并更具体地-说是完美的几何截面。才艮才居一种可能性，导线120a、 120b、 120c、 120d可包4舌至少 一个平面，具体地"i兌是^立于与绝纟彖层102的主平面(绝纟彖层102的 该主平面是一个属于层102并与图IA和图IB中定义的正交参考点 [o;/";7;&的平面[o;r;7]平4亍的平面)形成非零角方向的平面。导线120a、 120b、 120c、 120d还可包4舌凹部或凹才曹，具体i也 说是沿导线的延续方向(导线的延续方向是与图IA和IB中定义的 正交参考点[。;/J;&的矢量7平行的方向)延伸的凹部或凹槽。图6A至图6H示出了导线120a、 120b、 120c、 120d可采用的截面或片黄截面形状的不同实例-图6A示出了具有圓形截面600的导线的第一实例；-图6B示出了具有卵形截面602的导线的第二实例；-图6C示出了具有所谓"基本圓形，，截面606的导线的第三 实例。导线的该第三实例具有截面606，该截面4仑廓的大部分或大 局部(由608表示)是圓弧形的，同时该截面轮廓的小部分或小局 部(由610表示)是直线的并形成导线的平面；-图6D示出了具有所谓"基本卵形，，截面612的导线的第四 实例。导线的该第四实例具有基本卵形的截面612,该截面4仑廓的 大部分或大局部(由614表示)是卵形的，同时该截面4仑廓的小部 分或小局部(由616表示)是直线的并形成导线的平面；-图6E示出了具有所谓"基本圓形，，截面618的导线的第五 实例。导线的该第五实例具有截面618,该截面4仑廓的大部分或大 局部(由620表示)是圆弧形的，同时该轮廓的小部分或小局部(由 622表示)在导线中形成凹部或凹槽； -图6F示出了具有所谓"基本卵形"截面624的导线的第六 实例。导线的该第六实例具有截面624，该截面4仑廓的大部分或大 局部626是卵形的，同时该轮廓的小部分或小局部628在导线中形 成凹4卩或凹才曹；-图6G示出了具有所谓"基本圆形"截面630的导线的第七 实例。导线的该第七实例具有截面630，该截面寿仑廓的大部分或大 局部632是圓弧形的，同时该轮廓的小部分或小局部634在导线中 形成四4p或四冲曹634以及四吾卩634 4壬一伯ll的平面636禾口 638;-图6H示出了具有所谓"基本卵形"截面640的导线的第八 实例。导线的该第/\实例具有截面640,该截面4仑廓的大部分或大 局部642是卵形的，同时该轮廓的小部分或小局部644在导线中形 成四4卩或EJ才曹644以及四4卩644 4壬——#]的平面646禾口 648。在条或导线120a、 120b、 120c、 120d是具有圓形底部或具有 基本圓形截面的圆柱形的情况下，它们可具有直径d(直径d在图 1B中由与正交参考点[o;/";7;&的矢量/"平^亍的方向定义)，并且在例 ^口 1详口 15纟内米之间或侈'j^口在5纟内米量纟及。只于于量子导纟戋的纟且成，导纟戋或条120a、 120b、 120c、 120d可由第三半导体材料制造，该第三半导体材料可以不同于形成块110 和130的一种或多种材泮十。例如在图1B中，导线或条120a、 120b、 120c、 120d的材泮+可以是与块110的一部分112a、 112b、 112c、 112d(这些导线分别连接于此)的材料不同的材料。该第三半导体材料 可以是一种根据其电性能特性，具体说是根据电荷载体迁移率，而 选才奪的材料，例如锗。参照图1A和图1B刚刚描述的装置可由形成于块110和130 之间的才册才及140来完成，i亥4册才及;余凄丈导纟戋120a、 120b、 120c、 120d，并对它们的传导性提供控制。该栅极140可以跨过量子导线长度L 的一部分在量子导线120a、 120b、 120c、 120d的周围形成环，并 可以形成为4吏得该棚-才及与块110和130不4妻触。介电4册才及材津牛142, 例如Si02或i者如Hf02、 A1203、或Zr02的通常被称为"高k"(具 有较高的介电常数k )的介电材料并且可能具有等角厚度(conformal thickness )(侈'J^口 0.5禾口 5纟内米之间)，开；成于导纟戋120a、 120b、 120c、 120d周围。导纟戋120a、 120b、 120c、 120d的一皮电介质142包围的 那部分插入到诸如多晶硅的半导体栅极材料144中或诸如TiN或W 的导体材料中。通过装置的导线或条120a、 120b、 120c、 120d的 排列，在块110和130之间的形成冲册极140的位置处，绝》彖层102 可以通过电介质142和4册才及材^f 144与每才艮导线120a、 120b、 120c、 120d分开，同时这些导线可以通过电介质142和4册才及材料144 4皮此 分开(图2A和2B增加了晶体管栅极140,这些图分别示出了图1A 和IB中的装置)。现在将描述制造上述类型的本发明微电子装置的方法的 一个实例。如图3A所示，该方法的第一步包括在基板上形成薄层的堆栈， 该基板可以是绝缘体上半导体类型的，并可包括例如由硅形成的第 一半导体层201,该第一半导体层上具有绝纟彖层202 (例如由Si02 形成的内埋氧化层)，该绝缘层,皮第二半导体层203 ^1盖。该第二 半导体层203可以例如由硅或SiGe形成。多个其它层204,，…，204n (n为整数，例如奇数)形成在第二半导体层203上，并与该第二 半导体层一起在绝纟彖层202上形成薄层的堆一戈205。层204b…,204n可以是半导体层，由例如从第二半导体层203 上开始的多个连续的外延晶体(耳又向生长，epitaxy)形成。层203、 204^...,204n具有的厚度(在与绝缘层202的主平面垂直并与图3A
中定义的正交参考点[o; f; 7; &的矢量《平行的方向测量)范围例如从 1至100纟内米，或在1禾口 30纳米之间。堆栈205可由第一材料206 (该第一材料可以是半导体材料， 侈'B口 SiGe )形成的冲示号为203、 2042、 2044,...，204n的交平#4奐层以及 由不同于第一才才冲牛206的第二才才冲牛207形成的标号为204，、 2043,...,204^的层形成。该第一材冲+ 206可以是相对于第二材料 207被选择性蚀刻的材料。对于第二材料207,该材料可以是促使 晶体外延生长的晶态材料，例如，诸如硅、GaAs、或INP的半导体 材料。才艮据一个可能的具体实施方式
，由第一材料206形成的层203、 2042、 2044，...,204nM可具有厚度e！,厚度e, 1"列:fe口在1禾口 20纟内米之 间，i亥厚度厚于由第二才才泮+207开j成的层2041、 2043,...,204 的厚度e2 ，厚度e2例唢口在1禾口 15纟内米之间。一旦形成了堆栈205，就沉积石更4奄才莫层208 (例如是SbN4或 SiO2或是例如能够保护堆栈205被蚀刻(诸如等离子蚀刻)的其它 材料)。然后，在硬掩模层208上沉积光刻胶层209 (例如由聚酰亚 胺形成)，并在该光刻月交层中，例如利用光刻法形成具有多个图案 的树脂掩模。然后，为了在复制多个图案的树脂掩模下面获得硬掩模，在被 树脂掩模209保护的硬掩模层208上实施各向异性蚀刻(图3B )。 在树脂掩模的多个图案和硬掩模中，图5示出了这种类型的一种或 多种图案，该图案包括用于晶体管300的至少一个第一漏极区图案 310 (例如为矩形的)、用于晶体管300的源极区330的至少一个第 二图案(该图案可以类似于漏极区图案)、以及将第一图案310连 接至第二图案330的至少一个第三图案320。第三图案320的尺寸 和形状可以例如对应于晶体管300的传统通道图案的尺寸和形状，
诸如宽度为W (例如在10纳米和1000纳米之间)和长度为L (例 如在5纳米和1000纳米之间)的矩形图案。在形成硬掩模208之后，可使用剥离方法(例如使用氧化的等 离子)可选地除去才对脂掩模209。然后，对位于硬掩模208下面的层203、 204，，…，204n实施第一 蚀刻步骤，以便在堆栈205中复制该掩模的图案。蚀刻可以是各向 异性的，例如4吏用CF4、 HBr、或02等离子。图4A是在蚀刻之后 没有石更4奄才莫208的堆栈205的俯视图。该堆栈205具体包括第一 部分或第一块210,该第一块复制第一图案310并在该第一块中待 形成至少一个有源区(例如源极区)；第二部分或第二块230，该第 二块复制第二图案330并在该第二块中待形成至少 一个有源区(例 如漏4及区)；以及至少一个第三部分205a,该第三部分复制4夸第一 块210连接到第二块230的第三图案320。堆栈205的第三部分205a 形成图3C中片黄截面图示出的结构，该结构包^^蚀刻层203、 204i，...,204n的一4卩分的^li沖^，i亥4卩分^立于.石更4奄冲莫208的才示号为208a 的部分的下面，并且该第三部分复制第三图案320。随后，可以实施堆栈205的第二蚀刻，该蚀刻可以是各向同性 的和选4奪性的，以《更部分地除去堆栈205的层203 、 20+ 、 2042,... ,204n 中的一些层，例如由第一材料206形成的层203、 2042，…，204^。如果层203、 2042,...,204^是第一半导体材料的(诸如SiGe)， 同时层204p 2043,...,204n是第二半导体材料的(诸如硅)，则蚀刻 可以是第一半导体材料的各向同性蚀刻，该蚀刻相对于第二半导体 材料是选4奪性的。在第一材料206是SiGe的情况下，所述蚀刻例 如可以4吏用氟基等离子(例如CF4或NF3)来实施。在另一种情况 下，其中第一材料206是Si,例如可以使用含有CF4 + CH2F2 + N2 + 02的等离子进行选择性蚀
堆栈205在其顶表面上一皮石更4务冲莫209 ^f呆护，第二蚀刻可以除去 由第一半导体材料206形成的层203、 2042,...，204nM的一部分，该 部分位于结构205a的^f壬一侧，在该结构的侧部或侧面(图3D，在 该图中结构205a的侧部或侧面是该结构的平4亍于平面[。;7; &的部分)。优选地，第二选4奪性蚀刻步骤作用于由第一材料206形成的层 203、 2042、 2044，...，204n，并保持由第二材料207形成的其它层 204i、 2043,..，204n完整。如图4B所示，给出了第二蚀刻之后的没有硬4务模208的堆栈 205的4府浮见图，々虫刻的层203、 2042、 2044,...,204n —i延^^寻不嗦口由 第二半导体材料形成的其它层204!、 2043,…,204n^那样远(在图4B 中首先是层2042、 2044,...,204n —t和其次是层204!、 2043,...,204"分別通过虚线和实线划界)。因此，在第二蚀刻步骤之后，堆栈205 (具体地说是结构205a ) 在其侧部上或在其每个侧面上包4舌齿状剖面213 (如图3D中的虚 线所示)。该齿状剖面213可以是带凹槽的剖面。根据先前描述的 选择性蚀刻的质量，形成结构205a的堆栈层的块的形状可以接近 于完美的平行六面体形状。具有接近于完美的平行六面体形状和不 同宽度的堆栈块形成锯齿状剖面。接着，在结构205a的侧部或侧面上，形成绝缘间隔件212，以 《更i真充，至少部分:NM真充层203、 2042,...,204 -i的那些^皮堆4戋205 的选择性蚀刻所除去的部分。有利地，绝缘间隔件212完全填充层 203、 2042,...,204^的那些在堆;战205的选4奪性蚀刻期间;故除去的部
这些绝缘间隔件212的形成可以通过如下进行首先在堆栈 205上，具体地在结构205a上等角沉积介电层211 (例如具有20 和50纳米之间厚度的Si3N4 )，然后对所沉积的介电层211进4亍部分 各向同性蚀刻。进4亍这种部分蚀刻，以使J呆护介电层211〗又在第二 蚀刻步骤期间被除去的那些部分周围不受由第 一材料206形成的层 203、 2042,...,204n.'的影响。之后，介电层211的剩余厚度在其侧部 或侧面上形成结构205a任一侧的具有间隔件212。介电层211的所 保留的厚度可选地是这样的，^吏得在形成间隔件212之后，在其侧 部或侧面上的结构205a包括新的平坦或近乎平坦的剖面。在形成间隔件212之后，堆栈205,并且尤其是结构205a在其 顶表面上被硬掩模208的部分208a覆盖和保护，并且在其侧部或 侧面上具有由绝缘间隔件212形成的绝缘区域或条带，交替有由第 二半导体材料207形成的层204,，...,204n所形成的半导体区域或条带(图3E)。在由第二半导体材料207形成的层204,，...,204"所形成的每个区域或条带上，例如通过外延生长形成第三半导体材库+214的与堆 栈205的侧部齐平的厚度。第三材料214在第二材津牛207上的这种 外延相对于绝缘间隔件212是选择性的。因此，位于堆栈205侧部或侧面上的第二半导体材津+的区i或可 以用作在起始的晶种，以生长例如厚度220在1至15纳米之间的 第三半导体材冲牛214的半导体。该厚度220可以是环绕堆栈205的 圓柱形或基本圓柱形的块。这些圓柱形块的标号为220a的部分沿 着结构205a的侧部或侧面延伸。这些部分形成圓柱形导线220a或 圓柱形条220a或圆柱形杆220a，尤其具有圓形或曲线形剖面，这 些部分将堆栈205的第一部分或第一块210连4妻到第二部分或第二 块230 (图4C和图3F,这些图分别示出了堆栈205的没有硬i奄才莫208的俯^见图和结构205a的位于堆栈的第一部分210与第二部分 230之间的4黄截面图)。圓柱形导线220a可以例如是圆形截面的，如图3F所示，或者 根据另 一可能性是卵形截面的。导线220a使用微电子方法(例如，使用外延生长)制造，这 些导线不必具有完美的几何形状，尤其是完美的几1^可形状的截面。 因ot匕，在与形成有导纟戋220a的第二才才泮牛207的层204，...,204"的 界面处，这些导线220a可以包括至少一个平面或/和凹槽或凹部。图7A至图7F示出了导线220a能够采用的截面形状的不同变 型。这些截面形状可以尤其耳又决于结构205a的侧部或侧面的剖面。图7A和图7B (每幅图均乡合出了结构205a的位于堆栈205的 第一部分210与第二部分230之间的部分的4黄截面图)分别示出了 具有基本卯形截面700和靠着结构205a的平面702的导线的实例 以及具有基本圆形截面704和靠着结构205a的平面706的导线的 另一实例。图7C和图7D (每幅图均给出了结构205a的位于堆栈205的 第一部分210与第二部分230之间的部分的^黄截面图)分别示出了 具有基本卵形截面708和凹部或凹槽710的导线的实例以及具有基 本圓形截面712和凹部或凹才曹714的导线220a的另一实例。图7E和图7F (每幅图均给出了结构205a的位于堆栈205的 第一部分210与第二部分230之间的部分的横截面图)分別示出了 具有基本卵形截面716和凹槽718(在凹槽718的两侧具有平面720 和722 )的导线220a的实例以及具有基本圆形截面730和凹槽732 (在凹槽732的两侧具有平面734和736 )的导线220a的另 一 实例。 形成导线220a的第三半导体材诗+ 214可以不同于分别形成层 203、 2042,…,204n和层20化2043，...,204n—!的第一半导体材料206 和第二半导体材料207。该第三半导体材料214可以是根据其电性 能而选择的材料，尤其是按照电荷载体的迁移率选择的材料，例如锗。杆220a或条220a或导线220a连4妄分别4寺形成源才及区和漏^f及 区的块210和230，这些导线220a用作量子导线并用来形成具有多 个分支的一个晶体管通道结构或可选的多个晶体管通道。堆栈205随后^皮例如由Si02或HTO氧化物("高温氧化物") 或Si3N4形成的绝缘层235覆盖。给出这种绝缘层235的厚度可以 大于堆栈205的高度，使得该绝缘层完全覆盖该堆栈。然后在绝乡彖层235中形成空腔236。如图4D所示(示出了堆 栈205的没有掩模208的俯视图)，被绝缘层235覆盖，空腔236可以具有对应于晶体管4册才及的图案和位置。空腔236可以例如使用光刻法和蚀刻步骤制成，以便露出基板 201的绝缘层202。结构205a的至少一部分、以及导线220a的由 结构的4壬一侧形成的一部分(图4D和图3G)。然后，除去结构205a的那些4皮空月空236露出的部分。另一方 面，保留导线220a的那些被空腔236露出的部分或局部。对于这种除去操作，可以首先通过化学蚀刻(例如，使用H3P04 水;容液)乂人空月空236中除去形成间隔件212的介电材冲十211。沖艮据 另一种可能性，可以^吏用等离子(例如
对于第三半导体材料的这种选择性蚀刻可以例如是使用如TMAH (四甲基羟基胺)的干蚀刻或化学蚀刻。导线或条220a的 那些仅被空腔236露出的部分保留在空腔中(图4E,该图给出了堆 栈205的被绝缘层235覆盖的俯视图)。如图3H所示(该图给出了堆栈205的位于该堆栈的第一部分 210与该堆冲戋的第二部分230之间的冲黄截面图，第一部分和第二部 分中分别待形成漏4及区和源极区)，在除去空腔236中的结构205a 之后，导线220a的^立于空月空236中的部分净皮剪切(crop )并悬在该 空月空236内。然后，使用Damascene法可以在空腔236中制成4册极240，在 此期间，首先在导线220a的,皮空腔236露出的部分周围沉积绝缘 体242。这种沉积可以是例如具有1至10纳米量乡及厚度的等角'沉积 (conformal deposit),并且可以例如由Si。2或通常称为"高k，，类 型的介电材料(诸如Hf02)制成。接着，用栅极材料244填充空腔236,该4册极材冲+可以是诸如 多晶硅的半导体材料或诸如钼的金属材料(图31)。使得空腔的填充突出于空腔的口部之上并覆盖绝缘层235,可 以实施CMP步骤("化学机械抛光，，)，从而空腔236中的4册才及240 的材料244不会超出空腔的口部。如上所述，在堆栈205的第一部分210和第二部分230中分别4寺形成至少 一 个漏才及区和至少 一 个源才及区。根据这些漏极区和源极区的一个可能的具体实施方式
，可以在 形成栅极240之后除去堆栈205的部分210和230上方的绝缘层235,以便进行离子植入(例如As或P或B或BF2 )，接着对部分 210和230进行珪化。才艮据该方法的一个变型，在空腔236中形成栅极240的步骤之 前，可以形成间隔件，该间隔件使得栅极首先与堆栈205的待形成 晶体管源极区的部分210电隔离，其次与堆栈205的待形成漏极区 的4p分230电隔离。
权利要求
1.用于制造微电子装置的方法，所述微电子装置设置有一根或多根导线，所述导线能够形成一个晶体管通道、或具有多个分支的晶体管通道、或多个晶体管通道，所述方法包括以下步骤a)在位于支架上的一个或多个薄层中，形成至少一个第一块(210)和至少一个第二块(230)以及将所述第一块(210)连接于所述第二块(230)的至少一个结构(205a)，所述第一块和所述第二块中分别待形成至少一个漏极区和至少一个源极区；b)在所述结构(205a)的至少一侧上，形成将所述第一块(210)的第一区域与所述第二块(230)的另一区域连接起来的一根或多根导线(220a)，所述导线能够形成一个晶体管通道、或具有多个分支的晶体管通道、或多个晶体管通道。
2. 根据权利要求1所述的制造微电子装置的方法，其中，所述第 一块和第二块(210, 230)以及所述结构由薄层的堆栈(205 ) 形成，所述方法在步-骤a)之前还包纟舌在该堆栈(205 )的 所述支架上形成薄层。
3. 根据权利要求1或2所述的制造微电子装置的方法，在步骤b) 之后还包括在所述第一块(210)与所述第二块(220)之间 进行的除去步骤，即，相对于所述导线(220a)是选择性的， 以除去所述结构(205a)的至少一部分。
4. 根据权利要求1至3中任一项所述的制造孩i电子装置的方法， 其中，所述第一块和第二块(210, 230)以及所述结构形成在 薄层的堆栈(205 )中，步骤a)还包4舌以下步骤 在所述堆栈上形成至少一个掩才莫；通过所述掩模(208 )对所述堆栈(205 )进行各向异性 々虫凌寸。
5. 根据权利要求1至4中任一项所述的制造微电子装置的方法， 其中，所述第一块和第二块(210， 230)以及所述结构形成在 薄层的堆栈(205 )中，步骤b)中的所述导线(220a)通过 所述堆栈(205 )的一个或多个给定层(204…..,204n-,)周围 的至少一种半导体材料(214)的生长或选择性生长而形成。
6. 根据权利要求1至5中任一项所述的制造微电子装置的方法， 其中，所述第一块和第二块(210, 230 )以及所述结构(205a) 形成在薄层的堆栈(205 )中，所述堆栈(205 )由不同材冲十(206， 207)的至少两个连续的层(203, 204,)或不同材泮牛(206, 207)的至少一^j"连续的层(203, 204,)形成。
7. 根据权利要求1至6中任一项所述的制造微电子装置的方法， 其中，所述第一块和第二块(210， 230 )以及所述结构(20&) 形成在薄层的堆栈(205 )中，所述堆栈(205 )由第一半导体 材料(206 )的层交替以不同于所述第一材料(206)的第二材 料(207)的其它层形成。
8. 根据—又利要求2至7中任一项所述的制造微电子装置的方法， 其中，所述第一块和第二块(210， 230)以及所述结构(205a) 形成在薄层的堆栈(205 )中，并且其中，所述堆栈(205 )由 第一材4十(206)的一层或多层以及第二材津牛(207)的一层或 多层形成，所述方法在步骤a)之后和步骤b)之前还包括以 下步骤 相对于所述第一材料(206 )的所述层对所述第二材料 (207 )进4亍部分选4奪性蚀刻；在户斤述第一才才泮牛(206)的戶斤述层(203 , 2042，...，204n —,) 周围形成绝缘厚度(211 )。
9. 根据权利要求8所述的制造微电子装置的方法，通过所述第二 材料(207)上的第三材料(211 )的生长或外延生长来实施步 -骤b),所述第三材^牛(211)不同于所述第一材^牛(206)和/ 或所述第二材料(207)。
10. 根据权利要求3至9中任一项所述的制造微电子装置的方法，分进行的除去步骤之后，还包括如下步骤在所述结构(205a)上沉积绝纟彖层(235 );在所述绝缘层(235 )中位于所述第一块与所述第二块之 间形成至少一个开口 ( 236 )，露出所述结构(205a)和所述导 线(220a)或者露出所述结构(205a)的一部分和一些导线 (220a );通过所述开口 (236 )蚀刻所述结构(205a),蚀刻相只于于 所述导线(220a)是选择性的。
11. 根据权利要求10所述的制造微电子装置的方法，在通过所述 开口 (236 )蚀刻所述结构(205a)之后，还包括在所述开口(236)中形成晶体管4册才及(250 )。
12. 根据权利要求1至11中任一项所述的制造微电子装置的方法， 所述第一块(210)的所述第一区域和所述第二块(230)的所 述另一区域的材并+不同于形成所述导线(220a)的所述材料(214)。
13. 根据权利要求1至12中任一项所述的制造微电子装置的方法， 在步-骤b)中形成的所述导线(220a)是单独的或分开的。
14. 根据权利要求1至13中任一项所述的制造微电子装置的方法， 在步骤b)中形成的一才艮或多才艮导线(220a)或者在步骤b) 中形成的所有的所述导线(220a)与所述支架是分离的。
15. 根据权利要求1至14中任一项所述的制造微电子装置的方法， 在步-骤b)中形成的所述导线(220a)具有圓柱形形状。
16. 才艮据权利要求1至15中任一项所述的制造樣i电子装置的方法， 在步3聚b)中形成的所述导线(220a) i殳置有圓形或曲线形剖面。
17. 根据权利要求1至16中任一项所述的制造微电子装置的方法， 在步骤b)中形成的所述导线(220a)包括至少一个凹槽或/ 禾口至少一个平面。
18. 根据权利要求1至17中任一项所述的制造微电子装置的方法， 其中，所述支架由至少一个半导体层(201 )和位于所述半导 体层(201)上的至少一个绝缘层(202)形成，在步骤a)中 形成的薄层的所述堆栈(205 )位于所述绝缘层(202 )上。
19. 孩i电子装置，包括支架；^f立于所述支架上的至少一个第一块(110)和至少一个第 二块(130)，所述第一块和所述第二块中分别能够形成至少一 个漏才及区禾口至少 一 个源才及区； 多才艮圆一主形导线(110a， 110b， 110c， llOd)， ^i夸所述第 一块(110)的第一区域与所述第二块(130)的另一区域连接， 并能够形成一个晶体管通道或具有多个分支的一个晶体管通 道或多个晶体管通道，至少两4艮导线(110a, 110b)在与所述 支架的主平面形成非零角的方向上排成一列。
20. 根据权利要求19所述的微电子装置，其中，所述导线(110a， 110b， 110c， 110d)连4妻于所述第一块(110)的所述第一区域的一部分以及所述第二块(130)的所述另一区:t或的另一部分，所述导线中的至少 一根给定导线的材料不同于所述给定导 线所连4妻的所述第一区域的各部分或/和所述第二块的所述另 一区域的其它各部分。
21. 根据权利要求19或20所述的微电子装置，所述导线设置有圓 形或曲纟戈形剖面。
22. 根据权利要求19至21中任一项所述的微电子装置，所述导线(110a, 110b， 110c, 110d)中的至少一根导线与所述支架不相接触。
23. 根据权利要求19至22中任一项所述的微电子装置，至少两根 导线(110a, 110c)在与所述支架的所述主平面平4于的方向上 排成一列。
24. 根据权利要求19至23中任一项所述的微电子装置，所述第一 块(110)和所述第二块(130)包括第一半导体材料的至少一 层以及不同于所述第 一半导体材料的第二半导体材料的至少一层。
25. 根据权利要求19至24中任一项所述的微电子装置，所述第一 块和所述第二块包括第一半导体材料的交替层以及不同于所 述第 一半导体材料的第二半导体材料的层。
26. 根据权利要求24或25所述的微电子装置，其中，所述导线(110a， 110b， 110c, 110d)由不同于所述第一半导体材料且 不同于所述第二半导体材料的第三半导体材料制成。
27. 根据权利要求19至26中任一项所述的微电子装置，还包括至 少部分地涂覆所述导线(110a, 110b)的至少一个栅极(150)。
28. 根据权利要求27所述的微电子装置，所述支架和所述导线(110a, 110b， 110c， 110d)中的至少一4艮通过冲册才及部分(150) 分开。
29. 根据权利要求19至28中任一项所述的微电子装置，其中，所 述导线(110a, 110b， 110c, 110d)具有圓形或曲线形剖面， 并且包i舌至少一个平面或/和至少一个凹部。
30. 根据权利要求19至29中任一项所述的微电子装置，其中，所 述支架由一皮绝缘层(102)覆盖的半导体层(101 )形成，所述 第一块(110)和所述第二块(130)位于所述绝乡彖层(102) 上。
31. 根据权利要求19至30中任一项所述的微电子装置，所述导线 是单独的或分开的。
全文摘要
本发明公开涉及一种设置有一根或多根“量子导线”的微电子装置，这些量子导线能够形成一个或多个晶体管通道，并且在排列、形状或/和组成方面是优化的。本发明还涉及制造所述装置的方法，该方法包括以下步骤在位于支架上的一个或多个薄层中形成第一块和第二块以及将第一块连接于第二块的结构，至少一个晶体管漏极区和至少一个晶体管源极区分别待形成在所述第一块和第二块中；在该结构的表面上形成导线，该导线将第一块的第一区域与第二块的面对第一区域的另一区域连接起来。
文档编号H01L29/786GK101156248SQ200680011896
公开日2008年4月2日 申请日期2006年4月10日 优先权日2005年4月13日
发明者托马斯·恩斯特, 斯特凡·博雷尔 申请人:法国原子能委员会