用于finfet器件的结构和方法
【专利说明】
[0001] 交叉引用
[0002] 本申请要求2014年4月25日提交的美国临时专利申请第61/984, 475号的优先 权，其全部内容结合于此作为参考。
[0003] 相关申请
[0004] 本申请与2013年1月14日提交的标题为"Semiconductor Device and Fabricating the Same"的美国专利申请第13/740, 373号、2013年5月24日提交的标题为 "FinFET Device and Method of Fabricating the Same" 的美国专利申请第 13/902, 322 号、2013年7月3日提交的标题为"Fin Structure of Semiconductor Device"的美国专 利申请第13/934, 992号以及2014年I月15日提交的标题为"Semiconductor Device and Formation Thereof"的美国专利申请第14/155, 793号相关，其全部内容结合于此作为参 考。
技术领域
[0005] 本发明总体涉及半导体领域，更具体地，涉及FinFET器件。
【背景技术】
[0006] 半导体集成电路（IC)工业已经经历了指数型增长。IC材料和设计中的技术进步 产生了多代1C，其中每一代都具有比前一代更小且更复杂的电路。在IC的演化过程中，功 能密度（即，每芯片面积的互连器件的数量）普遍增加，而几何尺寸（即，使用制造工艺可 制造的最小部件（或线））减小。这种按比例缩小的工艺通常通过提高生产效率和降低相 关成本来提供益处。
[0007] 这种按比例缩小还增加了处理和制造 IC的复杂度，并且为了实现这些进步，需 要IC处理和制造中的类似发展。例如，已经引入三维晶体管（诸如，鳍式场效应晶体管 (FinFET))来代替平面晶体管。尽管现有的FinFET器件及制造 FinFET器件的方法通常足 以满足它们的预期目的，但是它们并不是在所有方面都完全令人满意。
【发明内容】
[0008] 根据本发明的一个方面，提供了一种鳍式场效应晶体管（FinFET)器件，包括：衬 底，具有第一栅极区域；第一鳍结构，位于第一栅极区域中的衬底上方，第一鳍结构包括： 上部半导体材料构件；下部半导体材料构件，被氧化物部件环绕；和衬层，包裹在下部半导 体材料构件的氧化物部件周围，并且向上延伸以包裹在上部半导体材料构件的下部周围； 以及介电层，与上部半导体材料构件的下部横向邻近，其中，上部半导体材料构件包括既不 与介电层横向邻近也不被衬层包裹的中部。
[0009] 优选地，该器件还包括：第一高k/金属栅叠件，包裹在上部半导体材料构件上方， 包括包裹在上部半导体材料构件的中部上方。
[0010] 优选地，衬层包括选自由氮化硅、氮氧化硅和氧化铝组成的组的一种或多种材料。
[0011] 优选地，介电层的顶面以一距离位于衬层的顶面之上，该距离在约3nm至约IOnm 的范围内；以及介电层的顶面以一距离位于下部半导体材料构件的顶面之上，该距离在约 5nm至约20nm的范围内。
[0012] 优选地，衬层通过原子层沉积（ALD)来沉积，衬层的厚度在约20A至约60A的范 围内。
[0013] 优选地，上部半导体材料构件包括外延硅（Si);下部半导体材料构件包括外延硅 锗（SiGe);以及氧化物部件包括氧化硅锗（SiGeO)。
[0014] 优选地，衬层包括：第一层，包裹在下部半导体材料构件的氧化物部件周围并且向 上延伸以包裹在上部半导体材料构件的下部周围；以及第二层，包裹在第一层上方。
[0015] 优选地，第一层包括选自由硅和氮氧化硅组成的组的一种或多种材料；第二层 包括选自由氮化硅、氮氧化硅和氧化铝组成的组的一种或多种材料；第一层的厚度在约 10 Λ至约30A的范围内；第二层的厚度在约:2〇A至约60A的范围内；第一层的顶面位 于介电层的顶面下方或者与介电层的顶面处于同一水平面；以及第二层的顶面以一距离位 于介电层的顶面下方，该距离在约3nm至约IOnm的范围内。
[0016] 优选地，该器件还包括：第二鳍结构，位于第二栅极区域中的衬底上方，第二鳍结 构包括：上部半导体材料构件；中间半导体材料构件；和下部半导体材料构件；衬层，包裹 在下部半导体材料构件周围，并且向上延伸以包裹中间半导体材料构件的下部周围；介电 层，与中间半导体材料构件的中部横向邻近，其中，中间半导体材料构件包括既不与介电层 横向邻近也不被衬层包裹的上部；以及第二高k/金属栅叠层，位于衬底上方，包裹在第二 栅极区域中的上部半导体材料构件以及中间半导体材料构件的上部上方。
[0017] 优选地，上部半导体材料构件包括外延硅锗（SiGe);中间半导体材料构件包括外 延娃（Si);以及下部半导体材料构件包括外延SiGe。
[0018] 优选地，该器件还包括：第一源极和漏极（S/D)区域，被衬底上方的第一栅极区域 分隔开；第一鳍结构，在第一 S/D区域中具有凹进的上部半导体材料构件；以及第一源极/ 漏极部件，位于凹进的上部半导体材料构件的顶部上。
[0019] 优选地，该器件还包括：第一源极和漏极（S/D)区域，被衬底上方的第二栅极区域 分隔开；第二鳍结构，在第二S/D区域中具有凹进的上部半导体材料构件；以及第二源极/ 漏极部件，位于凹进的上部半导体材料构件的顶部上。
[0020] 根据本发明的另一方面，提供了一种鳍式场效应晶体管（FinFET)器件，包括：衬 底，具有η型鳍式场效应晶体管（NFET)区域和p型鳍式场效应晶体管（PFET)区域；第一鳍 结构，位于NFET区域中的衬底上方，第一鳍结构包括：外延硅（Si)层，作为第一鳍结构的上 部；和外延硅锗（SiGe)，并且氧化硅锗（SiGeO)部件位于外延SiGe的外层处，以作为第一 鳍结构的下部；衬层，包裹在SiGeO部件周围，并且向上延伸以包裹在Si层的下部周围；以 及介电层，与Si层的下部横向邻近，其中，上部Si层包括既不与介电层横向邻近也不被衬 层包裹的中部，第二鳍结构，位于PFET区域中的衬底上方，第二鳍结构包括：外延SiGe层， 作为第二鳍结构的上部；外延Si，作为第二鳍结构的中部的；和另一外延SiGe层，作为第二 鳍结构的底部；衬层，包裹在下部SiGe层周围，并且向上延伸以包裹在中部Si层的下部周 围；以及介电层，与中部Si层的上部横向邻近，其中，上部SiGe层既不与介电层横向邻近也 不被衬层包裹。
[0021] 优选地，衬层包括选自由氮化硅、氮氧化硅和氧化铝所组成的组的一种或多种材 料。
[0022] 优选地，衬层通过原子层沉积（ALD)沉积，衬层的厚度在约20 A至约60人的范围 内。
[0023] 优选地，介电层的顶面以一距离位于衬层的顶面之上，该距离在约3nm至约IOnm 的范围内；以及介电层的顶面以一距离位于下部SiGe层的顶面之上，该距离在约5nm至约 20nm的范围内。
[0024] 优选地，该器件还包括：第一栅极区域，位于第一鳍结构的一部分中；第一高k/金 属栅叠层，位于衬底上方，包裹在第一鳍结构的上部Si层的一部分上方；第一源极和漏极 (S/D)区域，被衬底上方的第一栅极区域分隔开；第一源极/漏极部件，位于第一 S/D区域 中的凹进的上部Si层的顶部上；第二栅极区域，位于第二鳍结构的一部分中；第二高k/金 属栅叠层，位于衬底上方，包裹在第二鳍结构的上部SiGe层以及中部Si层的一部分上方； 第二S/D区域，被衬底上方的第二栅极区域分隔开；以及第二源极/漏极部件，位于凹进的 上部SiGe层的顶部上。
[0025] 根据本发明的又一方面，提供了一种方法，包括：提供衬底，衬底具有η型鳍式场 效应晶体管（NFET)区域和ρ型鳍式场效应晶体管（PFET)区域；在NFET区域和PFET区域 中形成第一鳍结构，第一鳍结构包括：第一外延半导体材料层，作为第一鳍结构的上部；第 二外延半导体材料层，半导体氧化物部件位于第二外延半导体材料层的外层处，以作为第 一鳍结构的中部；和第三外延半导体材料层，作为第一鳍结构的下部；以及在NFET区域和 PFET区域上方形成图案化氧化硬掩模（OHM)，以暴露NFET区域的第一栅极区域中的第一鳍 结构；施加退火，以在第一栅极区域中的第一鳍结构中的第二外延半导体材料层的外层处 形成半导体氧化物部件；形成分别包裹在NFET区域和PFET区域中的第一鳍结构上方的衬 层；在第一鳍结构之间沉积介电层；在用硬掩模层覆盖NFET区域之后，使PFET区域中的衬 层凹进；在用硬掩模层覆盖NFET区域的同时，在PFET区域中形成第二鳍结构；在去除硬掩 模层之后，使NFET区域中的衬层凹进；以及使NFET区域和PFET区域中的介电层都凹进。
[0026] 优选地，该方法还包括：在第一栅极区域和第二鳍结构中的第二栅极区域中形成 伪栅极；在NFET的第一鳍结构中的第一 S/D区域中形成第一源极/漏极（S/D)部件；在 PFET的第二鳍结构中的第二S/D区域中形成第二S/D部件；在NFET区域中用第一高k/ 金属栅极（HK/MG)代替伪栅极，包裹在第一栅极区域中的第一鳍结构的上部上方；以及在 PFET区域中用第二HK/MG代替伪栅极，包裹在第二栅极区域中的第二鳍结构的上部上方。
[0027] 优选地，该方法还包括：控制衬层的凹进，使得衬层的顶面以第一距离位于第二外 延半导体材料层之上；以及控制介电层的凹进，使得介电层的顶面以第二距离位于第二外 延半导体材料层之上，第二距离大于第一距离。
【附图说明】
[0028] 当结合附图进行阅读时，根据以下详细的描述可最佳理解本发明的各方面。应该 注意，根据工业中的标准实践，图中的各个部件没有按比例绘制。事实上，为了讨论的清楚， 各个部件的尺寸可以任意地增大或减小。
[0029] 图1是根据一些实施例的用于制造 FinFET器件的示例性方法的流程图。
[0030] 图2A是根据一些实施