专利名称：具有侧栅控和顶栅控读出晶体管的双端口增益单元的制作方法
技术领域：
本发明涉及一种半导体存储器单元及其制作方法。更具体而言，本发明涉及一种与现有的互补型金属氧化物半导体(CMOS)技术兼 容的密集且高性能的动态随机存取存储器(DRAM)单元。
背景技术：
现有的微处理器性能的发展超过了 DRAM的性能。因为该速度的 不同，为了满足当前应用的存储器带宽需求，在微处理器芯片上提z(it4自垂斗fe 4"甚AA玄二i 4逸右—力& 9 山jfc 舌ra A 太U省i/T,在l艾存储器(SRAM)相对简单的工艺集成，其过去也用于处理器芯片上 的高速緩存存储器。然而，因为需要更大量的片上存储器，SRAM单 元的尺寸使其使用不再具有吸引力。由于SRAM存储器占用了越来越 多的芯片面积，其成为芯片尺寸、成品率和每个芯片的成本的主要 限定因素。因此，由于动态随机存取存储器(DRAM)的高密度和低 成本，将动态随机存取存储器(DRAM)用于片上高速緩存存储器也 越来越引起人们的兴趣。然而，因为竟争要求高性能低阔值电压(Vt ) 的逻辑器件以及低泄漏的DRAM阵列器件，DRAM与CMOS逻辑的集成 涉及更多的工艺复杂性。另外，DRAM单元要求大存储容量的电容器， 而这种大存储容量的电容器是无法通过标准CMOS逻辑工艺提供的。 此外，在CMOS逻辑工艺中提供这些大DRAM存储容量电容器的成本 对某些应用而言是非常昂贵的。随着最小特征尺寸逐代减小，获得 用于DRAM单元的高存储容量电容也变得越来越困难和不经济。考虑到上述问题，在半导体工业中需要提供一种用于与高性能逻 辑集成的SRAM高速緩存的密集且成本有效的配置。发明内容本发明提供了 一种DRAM存储器单元以及用于利用绝缘体上半导 体(SOI ) CMOS技术来制作密集(20或18方(square ))布局的工 序。具体而言，本发明提供了一种与现有SOI CMOS技术兼容的密集 并且高性能的DRAM单元配置。在本领域中已知各种增益单元布局。 本发明通过提供利用SOI CMOS制作的密集布局而改进了现有技术。广义上讲，本发明提供了一种存储器单元，该存储器单元包括 第一晶体管，分别具有栅极、源极和漏极；第二晶体管，分别具有 第一栅极、第二栅极、源极和漏极；以及电容器，具有第一端子， 其中所述电容器的第一端子和所述第二晶体管的第二栅极包括单个 实体。在本发明的第一实施例中，提供了一种密集(20方)单端口存 储器单元布局。在本发明的第二实施例中，提供了一种密集(18方) 双端口存储器单元布局。由于利用所有的增益单元，相对于传统DRAM单元，存储电容器 需要得到了很大的放宽。在本发明的第一实施例中，提供了一种单 端口单元布局，其中利用在顶表面上的读出字线栅极和作为存储电容器的节点的侧栅极对读出金属氧化物半导体场效应晶体管 (M0SFET)进行双栅控。通过存储电容器的侧栅控调整读出M0SFET 的阈l直电压(Vt )。当存储"1"时，读出晶体管的Vt为低。当存储"0"时，读出 晶体管的Vt为高。当对读出字线(RWL)进行升压时，通过读出MOSFET 的电阻将"1"和"0"进行区分。由此，由于在单元和位线之间不 需要电荷转移，所以低电压感测是可行的。本发明第一实施例的单 元采用三个地址线，即写入字线(WWL)、读出字线(RWL)和位线 (BL)。本发明第一实施例的结构允许读出和写入操作共享位线。 这相对于需要四个地址线WWL、 RWL、写入位线(WBL )和读出位线 (RBL)的现有增益单元呈现出了优势。具体而言，且广义上说，本发明第一实施例的存储器单元包括第一晶体管，具有分别耦合到存储器阵列的写入字线、第一节点和所述存储器阵列的位线的栅极、源极和漏极；第二晶体管，具有分别耦合到读出字线、所述第一节点、电压源和所述位线的第一栅极、第二栅极、源极和漏极；以及电容器，具有连接到所述第一节点的 第一端子和连接到电压源的第二端子，其中所述电容器的第一端子 和所述第二晶体管的第二栅极包括单个实体。在本发明的第二实施例中，提供了一种单元布局，其中也利用在 顶表面上的读出字线栅极和作为存储电容器的实际节点导体并直接 耦合到读出M0SFET的侧栅才及对读出M0SFET进行双栅控。通过本实 施例中存^f渚电容器的侧斥册控也调整了读出M0SFET的阈值电压(Vt )。当存储"1"时，读出晶体管的Vt为低。当存储"0"时，读出 晶体管的Vt为高。当对读出字线(RWL)进行升压时，通过读出M0SFET 的电阻将"1"和"0"进行区分。由此，由于在单元和位线之间不 需要电荷转移，低电压感测是可行的。本发明第二实施例的单元是 双端口设计，允许同时/人单元中写入和读出数据。可以看出，本发 明第二实施例的单元与第一实施例的单元的区别仅在于，在第一实 施例中采用了单端口增益单元。具体而言，且广义上说，本发明第二实施例的存储器单元包括第一晶体管，具有分别耦合到存储器阵列的写入字线、第一节点和 所述存储器阵列的写入位线的栅极、源极和漏极；第二晶体管，具 有分别耦合到读出字线、所述第一节点、电压源和读出位线的第一 栅极、第二栅极、源极和漏极；以及电容器，具有连接到所述第一 节点的第 一端子和连接到电压源的第二端子，其中所述电容器的第 一端子和所述第二晶体管的第二栅极包括单个实体。根据本发明并且在任意上述实施例中，第二晶体管包括第一表面 和第二表面，其中第二晶体管的第一表面在水平取向，且第二晶体 管的第二表面在垂直取向。此外，根据本发明，第一表面的近端在 第二表面的近端附近，且第一表面的远端在第二表面的远端附近。 本发明的存储器单元的第二晶体管进一步包括位于近端或远端中的一个上的源极以及位于近端或远端中的另一个上的漏极。进一 步根据本发明，第二晶体管的第 一栅极设置在第 一表面上， 且第二晶体管的第二栅极设置在第二表面上。注意到，在本发明的存储器单元中，单个实体是位于SOI衬底内的存储节点电容器的电 容器电极。本发明还涉及一种用作DRAM单元的读出元件的双栅控晶体管， 包括读出字线栅极，位于存储电容器的表面上，所述存储电容器 位于绝缘体上半导体衬底内；以及侧栅极，位于所述绝缘体上半导 体衬底内，所述侧栅极包括存储电容器的节点导体。本发明还涉及用于制作上述第一和第二实施例的各个半导体结 构以及制作双栅控读出字线晶体管的方法。广义上讲，本发明的方法包括提供绝缘体上半导体衬底，其包 括至少一个过孔接触和至少一个存储电容器，所述至少一个过孔接 触延伸通过所述绝缘体上半导体衬底的SOI层和掩埋绝缘层，以及 所述一个存储电容器包括节点导体；在所述节点导体的一部分上提 供氧化物帽层，同时使所述节点导体的另一部分暴露；使节点导体 的暴露部分凹陷并在所述凹陷中形成导电带；去除氧化物帽层并在 所述导电带和所述节点导体的一部分上形成顶部沟槽氧化物；以及 在顶部沟槽氧化物上形成读出字线，并在所述SOI层的暴露表面上 形成写入字线，其中所述读出字线包括侧栅极和顶栅极。
图1是示出具有根据本发明第一实施例的双栅控读出器件的两 个晶体管(2T) /—个电容器(1C)的增益单元的示意图；图2是示出根据本发明第一实施例的存储器单元的一部分的布 局的俯视图；图3-图19是示出形成具有根据本发明第一实施例所述的双栅 控读出器件的2T/1C增益单元的基本工艺步骤的图示(通过不同的 视图)；图20是示出具有根据本发明第二实施例的双栅控读出器件的两个晶体管(2T) /—个电容器(1C)的双端口增益单元的示意图；图21是示出根据本发明第二实施例的存储器单元的一部分的布 局的俯视图；图22A-图22C是在SOI层和衬底层之间限定了过孔接触之后且 在利用薄电介质对存储沟槽加衬并利用节点导体填充之后，在第二 实施例中使用的初始结构的各种视图。使用阻挡掩膜来注入围绕过 孔接触的掺杂区域。使用这些掺杂区域来在经过的WWL下方形成用 于读出电流^^径的连接。
具体实施方式
通过结合辅助说明本申请的附图，参考以下的讨论来更为详细地 描述本发明。注意到，为了说明的目的提供了本申请的附图，且因 此它们并非按比例地绘制。首先参考图1,图1示出了具有根据本发明第一实施例的双栅控 读出器件的2T/1C增益单元的示意图。需要强调的是，在所示增益 单元中，使用了具有两个栅极的晶体管T2。具体而言，T2包括连接 到电容器(STG CAP)的存储节点的侧栅极和连接到读出字线(RWL) 的顶栅极。除了 T2以外，还示出了 Tl， Tl是单元的写入晶体管。 注意到，Tl是传统的平面M0SFET。在附图中，BL指的是与T1和T2 都相连的公共位线，且WWL指的是与Tl的栅极相连的写入字线。在图1所示的单元中，通过对写入字线(WWL)进行升压并对位 线(BL)和存储电容器之间的电荷进行转移来写入"1"或"0"到 存储电容器STG CAP。存储电容器的节点用作读出M0SFET即T2的两 个栅极中的一个。如上所述，读出晶体管T2由两个4册极组成连接 到读出字线的顶栅极和连接到存储节点的侧栅极。在此实施例中， 对T2的侧壁进行栅控的节点与存储电容器集成，且该节点自身形成 一种新颖的紧凑结构。这样使得能够形成密集单元布局。由于通过T2来感测从位线到地的读出电流，所以图1中所示的单元只需要单个位线(BL)。现有技术的增益单元需要两个位线(读 出位线和写入位线)且因此相对于图1所示的本发明的单元，现有 技术的增益单元在布局方面是不利的。具体而言，图1包括具有节点Nl和N2的单个位线(BL) 。 Nl 是将T2耦合到BL的节点，而N2是将Tl耦合到BL的节点。图1中 还示出了垂直于BL的写入字线(WWL)和读出字线(RWL)。如图所 示，Tl通过N4耦合到WWL,且T2通过N3耦合到RWL。 N5被用于将 T2耦合到T1。进一步注意到，在图l中，Tl被设置成与S0I衬底的 表面上的存储电容器(STG CAP )相邻，且T2具有通过N5连接到STG CAP的侧4册才及。图2示出根据本发明第一实施例的存储器单元的一部分的布局 的俯视图(注意到，为了清楚省略了位线导体)。在图2中，示出 了八(8)个单元M1…M8。在此布局中，通过穿过SOI衬底的背部掩 埋绝缘层形成的过孔接触(VC)在SOI层和衬底之间提供了接地接 触。每个VC由4个单元共享，且每个VC为读出电流提供了接地的 路径。在布局上垂直延伸的位线(没有示出)和有源区(RX)之间 的接触通过X来表示。读出字线(RWL)和写入字线(WWL)在布局 上水平延伸。注意，读出MOSFET的侧栅极(通过一系列垂直点表示) 具有在顶栅控表面上方延伸的RWL。下面将更为详细地描述图2中所示的元件。在附图中，示出了切 割线A-A、 B-B和C-C。切割线A-A示出了沿着与位线之一平行的方 向的第一实施例的半导体结构。切割线B-B示出了沿着与读出字线 之一平行的方向的本发明第一实施例的半导体结构。切割线C-C示 出了在与字线垂直的方向中通过过孔接触(VC)的本发明第一实施 例的结构。本发明第一实施例中的每个存储器单元包括第一晶体管Tl, 其设置有分别耦合到存储器阵列的写入字线(WWL)、第一节点和所 述存储器阵列的位线(BL)的栅极、源极和漏极；第二晶体管T2， 其具有分别耦合到读出字线UWL)、所述第一节点、电压源和所述位线(BL)的第一栅极、第二栅极、源极和漏极；以及电容器(STGCAP)，其具有连接到所述第一节点的第一端子和连接到电压源的第二端子，其中所述电容器的第一端子和所述第二晶体管的第二栅极 包括单个实体。现在将参考图3至图19来更为详细地描述用于制作图2中所示 的布局的工艺流程。具体而言，首先通过提供图3和图4中所示的 结构来制备图2所示的布局；图4是通过图3所示C-C获得的横截 面，图3示出了过孔接触和围绕的掺杂SOI区14。具体而言，图3 和4示出了具有过孔接触16的SOI衬底的SOI层14,过孔接触16 通过掩埋绝缘层12将SOI层14连接到村底层10。该结构还包括在 SOI层内形成第一导电型注入区时使用的阻挡掩膜18。首先通过提供SOI (绝缘体上半导体)衬底来形成图3和图4所 示结构。顶部和底部半导体层可以包括任意的半导体材料，例如包 括Si、 SiGe、 SiC、 SiGeC、 Ge等。优选地，SOI衬底的顶部和底 部半导体层包括Si。掩埋绝缘层12可以包括晶态或非晶态氧化物或 氮化物，其中以晶态氧化物较为优选。包括底部衬底层10、掩埋绝缘层12和SOI层14的SOI衬底利 用本领域技术人员熟知的常规技术来形成。例如，SOI衬底可以利用 至少包括晶片键合工艺的层转移工艺来形成。可选地，S0I衬底可以 通过被称为SIM0X (氧注入隔离)的工艺来形成，其中氧离子首先被 注入到Si衬底中，且此后使用退火步骤来使注入的氧离子沉淀到掩 埋氧化物区中。不管在形成SOI衬底时可以使用的技术，SOI层14典型地具有 从约20nm至约200nm的厚度，以从约40到约120nm的厚度更为典 型。SOI层14的厚度可以直接通过其形成技术获得，或者可选地， 可以使用例如化学机械抛光、研磨或氧化和刻蚀的减薄工艺来提供 厚度在上述范围内的SOI层14。掩埋绝缘层12典型地具有从约20腿 到约400nm的厚度，以从约40nm到约150腿的厚度更为典型。衬底 层10的厚度对本发明的工艺而言是不重要的。在提供SOI衬底之后，使用本领域技术人员熟知的技术将诸如氧化物或氮化物(没有示出)的硬掩膜形成在S0I层14的上表面上。 例如，可以通过常规沉积工艺来形成硬掩膜，包括但不限于化学 气相沉积(CVD)、等离子体增强化学气相沉积(PCVD)、蒸发、化 学溶液沉积、溅射或原子层沉积。可选地，可以通过常身见的氧化或 氮化工艺来形成硬掩膜。接着，将光刻胶(没有示出)涂敷到硬掩膜的上表面，且然后使 用常规光刻对光刻胶进行构图。光刻工艺包括将光刻胶暴露到辐 射图形的步骤(在此为过孔图形)以及使用常规的光刻胶显影剂对 暴露的光刻胶进行显影的步骤。首先使用刻蚀工艺将光刻胶中的图 形转移到硬掩膜中，且此后使用常规的剥离工艺将构图的光刻胶剥 离。用于将过孔图形转移到硬掩膜中的刻蚀步骤包括例如反应离 子刻蚀、离子束刻蚀或等离子体刻蚀的干法刻蚀工艺。然后刻蚀通 过SOI层14的暴露部分以及下方的掩埋绝缘层12、停止在衬底层 10的表面上而形成过孔接触16。在本发明此步骤中使用的刻蚀工艺 可以包括上述干法刻蚀工艺和化学湿法刻蚀工艺中的 一 个。干法刻 蚀、湿法刻蚀或这两种类型的刻蚀工艺的组合也包括在本发明的范 围内。在过孔形成之后，可选地，利用本领域中熟知的诸如CVD或PECVD 的技术，将利用导电阻挡物(未示出)对过孔加衬(line)。可以 用来对过孔加衬的 一些导电阻挡物的示例性例子包括但不限于氮散到衬底中的类似材料。导电阻挡物用来阻止晶体缺陷从过孔传播 到单晶衬底中。然后利用具有第 一 导电类型的多晶硅即n型掺杂多晶硅或p型掺 杂多晶硅来填充具有或不具有任选扩散阻挡物的过孔。优选地，使 用n型掺杂多晶硅来填充过孔。利用掺杂多晶硅来填充过孔可以包 括原位掺杂沉积工艺或可以使用沉积之后离子注入。在填充步骤后， 通过诸如化学机械抛光(CMP)的常规平坦化工艺来平坦化掺杂多晶硅，并通过诸如反应离子刻蚀的定时刻蚀工艺来使掺杂多晶硅凹陷， 使得掺杂多晶硅的上表面基本上与SOI层14的上表面共面。除了掺 杂多晶硅以外，本发明还包括使用可以代替掺杂多晶硅或与掺杂多 晶硅结合使用的导电金属、导电金属合金、导电金属硅化物或导电 金属氮化物。如图3所示，在将过孔接触16形成到SOI衬底中后，涂敷光刻 胶层，并通过阻挡掩膜18进行构图。然后将优选为n型掺杂剂的第 一导电性掺杂剂注入到SOI层14不包括阻挡掩膜18的区域中。使 用常规的离子注入工艺来执行此注入步骤。图5中所示的注入区域 19围绕过孔接触16，并在WWL下形成桥用于连接到过孔接触16。接着，形成图5、图6和图7中的结构。图5示出此结构的俯视 图，图6是通过切割线A-A获得的横截面视图，图7是通过切割线 C-C获得的横截面视图。通过首先在包括过孔接触16的SOI衬底上 提供焊盘叠层20来形成这些不同视图中示出的结构。焊盘叠层20 包括下氧化物层和上氮化物层。焊盘叠层20的下氧化物层典型地为 Si02,上氮化物层典型地为Si3N4。相对于上氮化物层，焊盘叠层20的下氧化物层通常为厚度典型 地从约lnm到约10nm的薄层，其中以从约3nm到约7nm的厚度更为 典型。焊盘叠层2 0的下氧化物层可以通过例如CVD或PECVD的沉积 工艺来形成。可替选地，焊盘叠层20的下氧化物层可以通过热氧化 工艺形成。 一般比下氧化物层更厚的上氮化物层，典型地具有从约 50nm到约5 00nm的厚度，且从约100nm到约300nm的厚度更为典型。 焊盘叠层20的上氮化物层可以通过例如CVD或PECVD的常规沉积工 艺来形成。注意到，随后在本发明中将焊盘叠层20用于形成存储沟 槽和隔离区域。可选地，可以在焊盘氮化物层的顶部上形成沉积的 氧化硅的附加焊盘层。可选的氧化硅焊盘层用于在存储沟槽的刻蚀 期间保护焊盘氮化物。然后使用标准的熟知工艺来形成存储沟槽22,包括例如刻蚀通 过SOI层14、掩埋绝缘层12、衬底层10的一部分到期望的深度。每个存储沟槽22的期望深度通过若干因素来确定，包括例如掩埋绝缘层和SOI层的深度、以及增益单元的一般存储电容要求。本发明 在此处形成的存储沟槽22的典型深度是从约0. 50 m到约8. 0 m,以 从约1. 0 m到约3. 0 m的深度更为典型。注意到，存储沟槽22的深 度远小于在常规沟槽存储DRAM中通常使用的深度。然后，利用本领域熟知的技术，将例如存储电介质的第一电介质 24形成在存储沟槽22的内表面上。例如，第一电介质24可以通过 CVD、 PECVD或其它类似的沉积工艺来形成。可##选地，第一电介质 24可以通过热生长来形成。第一电介质24可以是诸如Si02、 A 1 203、 Ta203、 Ti02或者任意其它的金属氧化物或者混合金属氧化物的氧化 物。可以用作第一电介质24的混合金属氧化物的例子包括钙钛矿型 氧化物。也可以使用多层的上述电介质材料作为第一电介质24。在 优选实施例中，第一电介质24是Si02。第一电介质24的厚度可以根据第一电介质24的形成工艺、材料 和层凄史而变化。典型地，第一电介质24具有从约0. 5nm到约3nm的 厚度，以从约lnm到约2nm的厚度更为典型。第一电介质24用作存 储节点电介质。其也可以作为侧栅控M0SFET即T2的侧壁电介质。 第一电介质24还可以包括诸如氮化硅的其它绝缘体、或者上述绝缘 体的层。接着，利用典型地为掺杂多晶硅的节点导体26来填充包括第一 电介质24的存储沟槽22。也可以使用诸如金属导体和硅化物的其它类型的节点导体，以代替多晶硅或者与本发明中的多晶硅结合使用。 使用诸如CVD或PECVD的常规沉积工艺将节点导体26形成到存储沟 槽中。当使用掺杂多晶硅时，可以使用原位掺杂沉积工艺。可替选 地，当使用掺杂多晶硅作为节点导体26时，可以通过沉积和离子注入来形成掺杂多晶硅。在沉积工艺之后，通过常规手段使节点导体26平坦化并凹陷到 与SOI层14的上表面基本齐平的深度。使用本领域中熟知的技术将氧化物帽层28形成在存储节点导体26的顶部。典型地，沉积TEOS(正硅酸乙酯)或高密度等离子体(HDP ) 氧化物并将其平坦化至焊盘叠层20的上氮化物层的顶部。现在将隔离区30形成到图5、图6和图7所示的结构中。这样 在随后要形成腦SFET的有源区中留下了岛。利用本领域中熟知的技 术来形成隔离区30。具体而言，通过将光刻胶涂敷到焊盘叠层20 的顶部、将光刻胶曝光成沟槽图形、显影光刻胶中的沟槽图形、刻 蚀焊盘叠层20的暴露部分以暴露SOI层14的一部分、以及刻蚀通 过SOI层14的暴露部分并停止在掩埋绝缘层12上，形成隔离区30。 典型地在将沟槽图形转移到焊盘叠层20中后去除光刻胶。在提供沟 槽图形到SOI衬底中时，可以^_用包括例如干法刻蚀、化学湿法刻 蚀或其任意组合的各种刻蚀工艺。可选地，可以利用诸如Si02、 Si3N4 或这些电介质的多层之类的沟槽村垫对沟槽加衬。然后，利用诸如 氧化物的沟槽电介质来填充具有或不具有沟槽村垫的沟槽。典型地， 沟槽电介质是TEOS或HPD氧化物。在利用沟槽电介质填充沟槽后， 可以利用诸如CMP的可选平坦化工艺来提供其中每个隔离区30的上 表面基本上与焊盘叠层20的上氮化物层共面的结构。包括沟槽隔离 区30的结构如图8、图9、图10和图11所示。在形成沟槽隔离区30后，形成用来将存储节点导体26连接到(随 后要形成的)写入MOSFET Tl的导电带34。具体而言，首先通过在 与将使用带掩膜36形成写入MOSFET Tl的区域相邻的存储沟槽22 的氧化物帽层28中形成窗口然后进行刻蚀，形成导电带34。典型地 通过诸如RIE的千法刻蚀工艺来进行刻蚀。此刻蚀步骤暴露了下方 的节点导体26的一部分。由氧化物帽层28中的窗口暴露的节点导 体26的一部分通过刻蚀:帔凹陷到大约在SOI层14的背部界面的深 度。在存储沟槽22内的第一电介质24的暴露部分利用对去除第一 电介质24具有选择性的刻蚀工艺来去除。此刻蚀步骤暴露了 SOI衬 底的侧壁，具体而言，包括S0I层14的侧壁。利用常规沉积工艺将 典型地包括多晶硅或其它导电材料的导电塞形成在凹陷区域中。在 导电塞的沉积之后，典型地执行平坦化工艺，由此提供一种结构，其中导电塞的上表面基本上与焊盘叠层20的上氮化物层的上表面共面。接着，通过刻蚀到大约SOI层14的顶表面，将平坦化的导电塞 凹陷。该导电塞形成了在存储节点导体26和写入MOSFET Tl之间的 导电带34。图8、图9、图10和图11也示出了包括导电带34的结 构。这些附图包括在上述步骤后的两个俯视图(一个在隔离区之后， 图8;且另一个在带形成之后，图9)、通过A-A获得的截面图(图 10)以及通过C-C获得的截面图(图11)。在一个实施例中(没有示出)，使用本领域技术人员熟知的工艺 技术，将在存储沟槽22的顶部处的凹陷利用氧化物再次填充、使之 平坦化和使之凹陷。这些工艺步骤在每个存储沟槽22中形成了顶部 沟槽氧化物38。典型地利用常规沉积工艺来形成顶部沟槽氧化物38, 且顶部沟槽氧化物38典型地具有从约20nm到约5 0腿的厚度。注意 到，顶部沟槽氧化物38提供了在节点导体和上方的读出晶体管T2的字线导体之间的隔离。可选地，可以完全去除氧化物塞的剩余部分，并且可以通过常规 沉积工艺将薄氮化物层(具有约20nra或更少的厚度)形成在存储节 点导体26的顶部。该可选步骤在本发明中为优选的，该可选步骤如 图12所示，其中附图标记40用来表示薄氮化物层。在顶部沟槽氧 化物(TTO) 38和在存储节点导体26的顶部之间的薄氮化物层40 的目的在于确保在后面的工艺之后使绝缘体保留在存储节点导体26 的顶部上。在没有该可选的氮化物层40的情况下，TT038有可能受 后面的工艺步骤的严重侵蚀。由此，可选的氮化物层40确保了在存 储节点导体26和随后要形成的上方的通路字线之间没有短路。通过 平坦^匕工艺/人隔离区30的顶部去除该可选的氮4b物层40。以标准的方式，使用本领域技术人员熟知的许多常规清洗技术中 的一种，去除焊盘叠层20的上氮化物层，并清洗S0I衬底层14的 上表面。在该清洗工艺中，典型地去除了焊盘叠层20的上氧化物层。 然后利用诸如氧化的常规热生长工艺在SOI层14的清洗表面上形成 转移栅极氧化物。转移栅极氧化物典型地为Si02。转移栅极氧化物的厚度可以变化，但典型地转移栅极氧化物可以具有从约1.5nm到 约7nm的厚度，以从约2nm到约5nm的厚度更为典型。包括转移栅 极氧化物的结构如图13所示，其中附图标记42用来表示转移栅极 氧化物。注意到，转移栅极氧化物42用作写入字线Tl的栅极电介质。接着，使用诸如CVD或PECVD的常规沉积工艺将字线导体44形 成在顶部沟槽氧化物38和转移栅极氧化物42的表面的顶部。字线 导体包括导电材料，诸如掺杂多晶硅、导电金属、导电金属合金、 导电金属硅化物、导电金属氮化物或上述材料的多层。典型地，字 线导体44包括n型掺杂多晶硅。在其中釆用多晶硅栅极导体的实施 例中，可以采用常规的硅化工艺在多晶硅栅极导体的顶部形成硅化 物层(没有具体示出)，该硅化工艺包括例如硅化物金属(例如， Ti、 W或Ni)的沉积、在第一温度下进行退火以形成金属硅化物、 通过选择性刻蚀工艺去除不与多晶硅反应的过量金属、以及可选地 在第二温度下执行第二退火。然后，包括SiN或其它类似电介质材料的字线帽层46典型地沉 积在字线导体44的顶部。字线帽层46用作字线上方的保护帽层， 以便形成无边界扩散接触。然后使用本领域中熟知的工艺技术，对 包括层44或46的栅极叠层进行构图并进行刻蚀。这些步骤形成了 本发明结构中的写入字线(WWL)和读出字线(RWL)。注意到，RWL 位于存储沟槽22的上方，WWL位于SOI层14的顶部。例如，如图 14所示。利用共形沉积工艺以及之后进行反应离子刻蚀或其它类似的刻 蚀工艺，形成包括优选为氮化物的至少 一 个绝纟彖体的栅极间隔物4 8 。 可以在栅极间隔物48形成之前，通过热氧化工艺来形成仁选的才册才及 侧壁氧化物(没有示出)。栅极间隔物48可以包括单个绝缘体材料 或多于一种的绝缘体材料的组合。从位于SOI层或存储沟槽之上的 底表面处测量，栅极间隔物48具有从约l體到约20nm的宽度，其 中以从约4nm到约10nm的宽度更为典型。然后，使用常规的离子注入和退火，将源极/漏极区域50形成到在写入字线覆盖区域(footprint)处的SOI层14中。当字线导体 为n型时，源极/漏极区域50优选为n型，当字线导体为p型时， 源极/漏极区域50优选为p型。例如，图14示出了在字线形成、栅 极间隔物形成和源极/漏极形成后所形成的生成结构。然后，通过本领域中熟知的常规技术，在该结构上方沉积诸如氧 化物的层间电介质52并对其进行平坦化。然后，通过层间电介质52 和其它留在源极/漏极区域50上方的任意转移棚-才及氧化物42形成位 线(BL)接触开口。 BL接触开口通过光刻和刻蚀而形成。图15示出 了在BL接触开口之后的俯^L图。注意到，BL冲妻触开口对以上形成的 字线没有边界。在附图中，通过一系列垂直点示出了包括读出字线 M0SFET T2的第一电介质24的侧壁栅极电介质。图19中的区域54 示出了无边界的位线接触。为了清楚地示出读出M0SFET T2的结构，在图16中示出了通过 B-B获得的截面图。注意到，从存储节点导体26直接对读出通道进 行侧栅控。这是本发明的一个关键特征。进一步注意到，读出M0SFET T2被双栅控1)通过存储节点导体26在侧壁上被栅控；2)通过 RWL栅极导体在其顶表面上^f皮栅控。因而，T2的两个栅极电介质包 括电介质24和转移栅极氧化物42。如图所示，TT0 38将沟槽存储 节点导体26与RWL隔离。图17示出通过过孔接触16区域中的SOI 层14上方的字线。在包括过孔接触16的区域中的字线下方的SOI 层14提供了读出晶体管与地之间的连接。然后，如图18和图19所示，形成包括W或其它类似导体的位线 56。位线56通过包括金属的接触53而与区域54相连。使用本领域 技术人员熟知的技术形成位线56，且因而在此不作描述。由虚线框 区域58内的面积示出了 20 F'单位单元。注意到，可以支持容易地 将M0SFET (没有示出)集成到这里所述的工艺流程中。结合图1-图19的上述描述说明了本发明的第一实施例。下面 参考图20、图21和图22A-图22C所做的描述说明了本发明的第二实施例。在本发明的第二实施例中，提供了这样的单元布局其中 利用顶表面上的读出字线栅极和作为存储电容器的存储节点导体的实际节点导体并直接耦合到读出M0SFET的侧栅极，对读出M0SFET 晶体管T2进行双栅控。通过存储电容器的侧栅控调整读出MOSFET的阈值电压。当存储 "1"时，读出晶体管的Vt为低。当存储"0"时，读出晶体管的Vt 为高。当对读出字线进行升压时，通过读出M0SFET的电阻来区分"l" 和"0"。由此，由于在存储电容器和写入位线之间不需要电荷转移， 所以低电压感测是可行的。本发明第二实施例的单元是双端口设计，允许从单元同时读出和 写入数据。上述第一实施例的单元是单端口的。图20是本发明第二实施例的增益单元的示意图。注意到，在图 20所示的本发明的增益单元中，也使用了双栅控晶体管T2。如上所 述，T2包括两个栅极连接到存储沟槽电容器STG CAP的存储节点 的侧栅极和连接到RWL的顶栅极。由于利用WWL和WBL的写入操作 可以与使用RWL和RBL的读出操作同时进行存取，所以该设计是双 端口的。图20中也示出了 N1…N5。Tl是写入晶体管并且是常规MOSFET。通过对写入字线(WWL)进 行升压以及在写入位线(WBL)和存储电容器之间进行电荷转移，将 "1"或"0"写入到存储电容器。存储电容器的节点用作读出MOSFET T2的两个栅极中的一个。在本发明的这个实施例中，对T2的侧壁进 行栅控的节点N5与存储电容器(STG CAP)集成，并且其自身形成 了 一种紧凑结构。这样实现了本发明的第二实施例中公开的密集单 元布局。还注意到，图20中所示的单元是双端口的。图21是示出十六个存储单元M1...M16的存储器阵列的一部分的 布局(俯视图)。为了清楚，没有示出位线。在该布局中，由通过 掩埋绝缘体12的过孔接触16在SOI层14和衬底10之间提供接地 接触。每个过孔接触16由四个单元共享，且为读出电流提供用于接 地的路径。在布局上垂直延伸的位线(未示出)和有源区之间的接触以，X，来表示。读出字线(RWL)和写入字线(WWL)在布局上水平 延伸。注意到，读出M0SFET T2的侧4册极(以一系列垂直点表示) 具有在顶栅控表面上方延伸的RWL。注意到，图21所示其它元件的 附图标记与本发明第 一 实施例中所用的附图标记一致。本发明第二实施例的每个存储器单元包括第一晶体管Tl，其 设置有分别耦合到存储器阵列的写入字线(WWL)、第一节点和所述 存储器阵列的写入位线的栅极、源极和漏极；第二晶体管(T2)， 其具有分别耦合到读出字线、所述第一节点、电压源和读出位线的 第一栅极、第二栅极、源极和漏极；以及电容器(STGCAP),其具 有连接到所述第 一节点的第一端子和连接到电压源的第二端子，其 中所述电容器的第一端子和所述第二晶体管的第二栅极包括单个实 体。在形成图21中所示布局时使用的工艺流程与在第一实施例中所 示的工艺流程相似，除了用图22A-图22C中所示的初始结构来代替 图2中所示的结构以外。图3-图19中所述的本发明第一实施例中 的其它步骤可以应用，并用来提供最终的结构。图22A-图22C示出 了在形成包括存储沟槽22、第一电介质24和节点导体26的存储沟 槽电容器之后、在SOI层14和衬底IO之间形成过孔接触16之后的 初始结构。使用注入阻挡掩膜来形成围绕过孔接触16的掺杂区域 100。优选为n型掺杂区域的掺杂区域100在后面将在经过的写入字 线(WWL)下方形成用于读出电流路径的连接。图22A-图22C中所示结构如下地形成首先，使用过孔掩膜(没 有示出)来对光刻胶层和下方的硬掩膜进行构图，以便限定过孔接 触16的位置。使用本领域中熟知的技术(如上所述)，通过S0I层 14和掩埋绝缘层12来刻蚀过孔接触16，且停止在半导体衬底10上。 利用上述的掺杂多晶硅来填充过孔、将过孔平坦化并凹陷到大约与 原始SOI层14齐平的深度。可选地，可以在利用掺杂多晶硅填充之 前，将导电阻挡物形成到过孔开口中。接着，通过阻挡掩膜来对光刻胶层进行构图，且将优选为n型掺杂剂的掺杂剂注入到形成掺杂剂区域100的开口窗口区域中。剥离 光刻胶并去除硬掩膜。然后利用以上在本发明第 一 实施例中描述的工艺步骤来形成存储电容器。继续执行以上在本发明第一实施例的图3-图19中所述 的工艺。尽管已经结合本发明的优选实施例具体描述和示出了本发明，但 本领域技术人员可以理解，在不脱离本发明的精神和范围的情况下 可以进行各种形式和细节上的上述和其它变化。因此，本发明不限 于这里所描述和示出的精确形式和细节，而是落入所附权利要求的 范围内。
权利要求
1. 一种存储器单元，包括第一晶体管，分别具有栅极、源极和漏极；第二晶体管，分别具有第一栅极、第二栅极、源极和漏极；以及电容器，具有第一端子，其中所述电容器的第一端子和所述第二晶体管的第二栅极包括单个实体。
2. 如权利要求1的存储器单元，其中所述第一晶体管耦合到存 储器阵列的写入字线、第一节点和所述存储器阵列的位线；所述第 二晶体管耦合到读出字线、所述第二节点、电压源和所述位线；以 及所述电容器连接到所述第一节点且进一步包括连接到电压源的第 二端子。
3. 如权利要求2的存储器单元，其中所述第二晶体管包含第一 表面和第二表面，其中所述第二晶体管的第一表面为水平取向，且 所述第二晶体管的第二表面为垂直取向。
4. 如权利要求2的存储器单元，其中所述第一表面的近端在所 述第二表面的近端附近，且所述第 一表面的远端在所述第二表面的 远端附近。
5. 如权利要求2的存储器单元，其中所述第二晶体管的源极位 于近端或远端中的 一个上，且所述第二晶体管的漏极位于所述近端 或所述远端中的另一个上。
6. 如权利要求2的存储器单元，其中所述第二晶体管的第一栅 极设置在所述第一表面上，且所述第二晶体管的第二栅极设置在所 述第二表面上。
7. 如权利要求2的存储器单元，其中所述单个实体是电容器电极。
8. 如权利要求1的存储器单元，其中所述第一晶体管耦合到存 储器阵列的写入字线、第一节点和所述存储器阵列的写入位线；所 述第二晶体管耦合到读出字线、所述第一节点、电压源和读出位线；以及所述电容器的第一端子连接到所述第一节点且所述电容器进一 步包括连接到电压源的第二端子。
9. 如权利要求8的存储器单元，其中所述第二晶体管包含第一表面和第二表面，其中所述第二晶体管的第一表面为水平取向，且 所述第二晶体管的第二表面为垂直取向。
10. 如权利要求8的存储器单元，其中所述第一表面的近端在所 述第二表面的近端附近，且所述第一表面的远端在所述第二表面的 远端附近。
11. 如权利要求8的存储器单元，其中所述第二晶体管的源极位 于近端或远端中的一个上，且所述第二晶体管的漏极位于所述近端 或所述远端中的另一个上。
12. 如权利要求8的存储器单元，其中所述第二晶体管的第一栅 极设置在所述第一表面上，且所述第二晶体管的第二栅极设置在所 述第二表面上。
13. 如权利要求8的存储器单元，其中所述单个实体是电容器电极。
14. 一种用作存储器单元的读出元件的双栅控晶体管，包括 读出字线栅极，位于存储电容器的表面的顶部上，所述存储电容器位于绝缘体上半导体衬底内；以及侧栅极，位于所述绝缘体上半导体衬底内，所述侧栅极包括所述 存储电容器的节点导体。
15. 如权利要求14的双栅控晶体管，其中所述绝缘体上半导体 衬底包括通过掩埋绝缘层隔开的顶部SOI层和底部衬底层。
16. 如权利要求14的双栅控晶体管，其中所述读出字线栅极包 括导体和作为栅极电介质的转移氧化物。
17. 如权利要求14的双栅控晶体管，其中所述存储电容器位于 存储沟槽中，利用电介质材料对所述存储沟槽加衬，所述电介质材 料是侧栅极的栅极电介质。
18. 如权利要求14的双栅控晶体管，其中所述读出字线栅极位于存储节点电容器的上方，且绝缘层将所述读出字线栅极和所述存 储节点电容器隔开。
19. 如权利要求14的双栅控晶体管，其中氮化物层位于所述读 出字线栅极和所述存储节点导体之间。
20. —种形成半导体结构的方法，包括提供绝缘体上半导体衬底，其包括至少一个过孔接触和至少一个 存储电容器，所述至少一个过孔接触延伸通过所述绝缘体上半导体 衬底的SOI层和掩埋绝缘层，以及所述至少一个存储电容器包括节 点导体；在所述节点导体的一部分的顶部上提供氧化物帽层，同时使所述节点导体的另一部分暴露；对所述节点导体的暴露部分进行凹陷并在所述凹陷中形成导电带；去除所述氧化物帽层并在所述导电带和所述节点导体的一部分 的顶部上形成顶部沟槽氧化物；以及在所述顶部沟槽氧化物的顶部上形成读出字线，并在所述SOI 层的暴露表面的顶部上形成写入字线，其中所述读出字线是包括侧 栅极和顶4册极的晶体管元件。
21，如权利要求20的方法，进一步包括在围绕所述过孔接触 的所述SOI层中形成掺杂剂区域。
22. 如权利要求2G的方法，进一步包括在去除所述氧化物帽 层之后且在形成所述顶部沟槽氧化物之前，形成氮化物层。
23. 如权利要求20的方法，其中形成位于所述存储沟槽内的电 介质材料且将其用作所述侧栅极的栅极电介质。
24. 如权利要求20的方法，进一步包括至少一个写入字线，所 述写入字线在所述SOI层的表面上的所述读出字线附近，且包括位 于其上的转移栅极氧化物。
25. 如权利要求20的方法，进一步包括至少在向下延伸到所 述SOI层中的所述读出字线附近形成无边界位线接触。
26.如权利要求25的方法，进一步包括在垂直于所述读出字线延伸的所述无边界位线接触的顶部上的位线导体。
全文摘要
一种DRAM存储器单元和用于利用绝缘体上硅(SOI)CMOS技术制作密集(20或18方)布局的工序。具体而言，本发明提供一种与现有SOI CMOS技术兼容的密集且高性能的SRAM单元配置。本领域中已知各种增益单元布局。本发明通过提供利用SOI CMOS制作的密集布局而改进了现有技术。广义上说，存储器单元包括分别设置有栅极、源极和漏极的第一晶体管；分别具有第一栅极、第二栅极、源极和漏极的第二晶体管；以及具有第一端子的电容器；其中，所述电容器的第一端子和所述第二晶体管的第二栅极包括单个实体。
文档编号H01L21/8242GK101248529SQ200680030712
公开日2008年8月20日 申请日期2006年6月27日 优先权日2005年8月24日
发明者C·拉登斯, J·曼德尔曼, R·迪瓦卡鲁尼, 耕 王, 程慷果 申请人:国际商业机器公司