专利名称：包括受应力的栅极金属硅化物层的高性能mosfet及其制作方法
技术领域：
本发明通常涉及包含至少一个高性能场效应晶体管(FET)的半 导体器件。更具体地，本发明涉及包含受应力的栅极金属硅化物层 的高性能金属氧化物半导体场效应晶体管(MOSFET)以及用于制 造该高性能MOSFET的方法。
背景技术：
诸如晶体管、电容器等的集成电路元件在尺寸上已经显著降低， 并且在密度上和接近度上显著增加，这些继而降低了信号传播路径 的长度和信号传播时间。然而，晶体管和其他元件工作所依据的材 料性质和物理效应却随着集成电路元件尺寸的降低而被不可避免地 折衷。因此提供了许多改进的设计以便维持这些元件的适当性能级 别。例如，在场效应晶体管(FET)中已经利用轻掺杂漏极(LDD) 结构(通常被称之为扩展注入)、晕环(halo)注入以及緩变杂质分 布来消除短沟道效应和穿通效应等。即使可能降低操作余量，器件 规模的降低也要求在降低的电压下操作以维持足够的性能而又不损 坏器件。影响场效应晶体管的性能的主要因素是载流子迁移率，其确定 了在特定栅极电压下可以(作为电子或者空穴)流经掺杂半导体沟 道的电流或者电荷的量。FET中降低的载流子迁移率不仅降低了给 定晶体管的切换速度/偏移率(skew rate)，而且降低了"导通"电阻 和"截止，，电阻之间的差值。该后 一 效应增加了对于噪声的壽丈感度并 且降低了可被驱动的下游晶体管栅极的数量和/或速度。已经证明，根据应力类型(例如，拉应力或者压应力)和载流子类型(例如，电子或者空穴)，FET的沟道区内的机械应力可以 显著地增加或者降低载流子迁移率。典型地，晶体管沟道区内的拉 应力增加沟道电子迁移率但是降低沟道空穴迁移率；另一方面，这 种沟道区内的压应力增加沟道空穴迁移率但是降低沟道电子迁移率。关于这一点，已经提出了若干结构和材料用以诱发FET沟道区 内的拉应力或者压应力，诸如使用位于下方的SiGe层来从FET沟道 层底部赋予应力，和/或使用浅沟槽隔离(STI)结构、栅极间隔层、 Si3N4刻蚀停止层来从FET沟道层的侧面赋予纵向应力。然而，存在与位于下方的SiGe层相关的本领域技术人员公知的 问题，包括严重影响产量的位错缺陷的形成以及增加的制造成本和 处理复杂度。STI方法虽然成本不太高，但是没有与栅极自对准，并 且具有外部电阻(RX)尺寸灵敏性。另一方面，通过使用SisN4刻蚀 停止层，使得增益受到两个紧密布置的栅极之间的间隔的限制。随 着晶体管按比例缩小，该间隔变小，因此必须相应地降低SisN4的厚 度，进而产生更小的应力效应。因此， 一直需求可以提供显著高应力以便以降低的成本和处理 复杂度来形成高性能FET器件的结构和方法。发明内容本发明有利地利用受内部应力的栅极金属硅化物层来将期望的 应力施加到相应MOSFET部件(即，将压应力施加至p-MOSFET沟 道以及将拉应力施加到n-MOSFET沟道)。在一个方面中，本发明涉及一种位于半导体衬底中的半导体器 件。该半导体器件包括至少一个场效应晶体管(FET)，该FET包 括源区、漏区、沟道区、栅极电介质层、栅电极以及一个或更多栅 极侧壁间隔层，其中该栅电极包括受内部应力的栅极金属硅化物层， 该栅极金属硅化物层在横向上由一个或更多栅极侧壁间隔层限制，并且该栅极金属硅化物层被布置和构造用于在该FET的沟道区中产 生应力。此处使用的术语"受内部应力"或者"内部应力"是指压应力或者 拉应力的应力或者应力的存在，所述应力在结构的制备期间形成并 因此可以无需外力而保持在结构中，这与通过外力施加给结构并且 仅能通过外力来维持的外部应力形成对照。在优选的实施例中，该FET是p沟道FET (p-FET)。更加优选 地，p-FET的栅电极包括受内部应力(更加优选地，受拉应力)的栅 极金属硅化物层，该栅极金属硅化物层在横向上由一个或更多栅极 侧壁间隔层限制，用于在p-FET的沟道区内生成压应力。另外，除了p-FET之外，本发明的半导体器件还可以包括n沟 道FET(n-FET)。在一个实施例中，该n-FET可以包括具有栅极金 属硅化物层的栅电极，该栅极金属硅化物层在 一 个或更多栅极侧壁 间隔层之上突出。这种突出的栅极金属硅化物在n-FET的沟道区内 产生很少的应力或者不产生应力。在替代的实施例中，该n-FET可 以包括具有受内部应力(优选地受压应力)的栅极金属硅化物层的 栅电极，该栅极金属硅化物层在横向上由 一 个或更多栅极侧壁间隔 层限制以用于在该n-FET的沟道区中产生拉应力。除非另外指出，否则此处使用的术语"受拉应力"或者"受压应力，， 通常是指由压应力或者张应力的内部应力所表征的结构。在另一方面中，本发明涉及一种用于制作半导体器件的方法， 该方法包括在半导体衬底中形成至少一个场效应晶体管(FET)，该场效应 晶体管包括源区、漏区、沟道区、栅极电介质层、栅电极以及一个 或更多栅极侧壁间隔层；在该栅电极的表面中形成受内部应力的金属硅化物层，其中该 受内部应力的金属硅化物层在横向上由栅极侧壁间隔层限制，并且 一皮布置和构造用于在FET的沟道区内产生应力。在本发明的一个实施例中，受内部应力的金属硅化物层通过自对准石圭化(即，自对准的硅化)工艺来形成。正如上文中所述，FET 优选是p-FET，该p-FET包含具有受内部应力的栅极金属硅化物层 的栅电极，该栅极金属硅化物层在横向上由 一 个或更多栅极侧壁间 隔层限制，以用于在n-FET的沟道区中产生压应力。更优选地，除 所述p-FET之外，还形成n-FET。在本发明的该实施例中，该n-FET 可以包括具有栅极金属硅化物层的栅电极，该栅极金属硅化物层在 一个或更多栅极侧壁间隔层之上突出。该p-FET和n-FET通过下面的步骤形成形成具有凹陷栅电极的至少一个p-FET前体(procursor)结构 和具有非凹陷4册电;f及的至少 一 个n-FET前体结构；在p-FET前体结构和n-FET前体结构上方沉积金属层；在该金属层上方沉积第一帽层和第二帽层；在升高的温度下对p-FET前体结构和n-FET前体结构进行退火， 以在p - F E T前体结构的凹陷栅电极的表面中形成第 一 金属硅化物层， 以及在n-FET前体结构的非凹陷栅电极的表面中形成第二金属硅化 物层；以及从p-FET前体结构和n-FET前体结构中去除未反应的金属、第一帽层和第二帽层，以形成所述p-FET和n-FET。替代地，该p-FET和n-FET通过下面的步骤形成 提供具有凹陷栅电极的至少一个p-FET前体结构和具有非凹陷栅电极的至少一个n-FET前体结构；在p-FET前体结构和n-FET前体结构上方沉积金属层；在该金属层上方沉积第 一 帽层，以覆盖p-FET前体结构和n-FET前体结构两者；在该第 一 帽层上方形成构图的第二帽层，以选择性地覆盖p-FET 前体结构；在升高的温度下对p-FET前体结构和n-FET前体结构进行退火， 以在p - F E T前体结构的凹陷栅电极的表面中形成第 一 金属硅化物层， 以及在n-FET前体结构的非凹陷栅电极的表面中形成第二金属硅化10物层；以及从p-FET前体结构和n-FET前体结构中去除未反应的金属、第 一帽层和构图的第二帽层，以形成p-FET和n-FET 。进一步地，该p-FET和n-FET通过下面的步骤形成提供具有凹陷栅电极的至少一个p-FET前体结构和具有非凹陷 才册电极的至少 一个n-FET前体结构；在p-FET前体结构和n-FET前体结构上方沉积金属层，并在该 金属层上方沉积第一帽层，以覆盖p-FET前体结构和n-FET前体结 构两者；在第一升高的温度下对p-FET前体结构和n-FET前体结构进行 退火，以在p-FET前体结构的凹陷栅电极的表面中形成第一金属硅 化物层，以及在n-FET前体结构的非凹陷栅电极的表面中形成第二 金属硅化物层，其中该第 一金属硅化物层和该第二金属硅化物层具 有第一硅化物相；从p-FET前体结构和n-FET前体结构中去除未反应的金属和第 一帽层；形成构图的第二帽层，以选择性地覆盖p-FET前体结构； 在第二升高的温度下对p-FET前体结构和n-FET前体结构进行退火，以将第一金属硅化物层和第二金属硅化物层从第一硅化物相转换成第二不同的硅化物相；以及从p-FET前体结构中去除构图的第二帽层，以形成p-FET和n-FET 。更进 一 步地，该p-FET和n-FET可以通过下面的步骤形成 」提供具有凹陷栅电极的至少一个p-FET前体结构和具有非凹陷栅电极的至少一个n-FET前体结构；在p-FET前体结构和n-FET前体结构上方沉积金属层，并在该金属层上方沉积第一帽层，以覆盖p-FET前体结构和n-FET前体结构两者；在第一升高的温度下对p-FET前体结构和n-FET前体结构进行退火，以在p-FET前体结构的凹陷栅电极的表面中形成第一金属硅 化物层，以及在n-FET前体结构的非凹陷栅电极的表面中形成第二 金属硅化物层，其中该第 一金属硅化物层和该第二金属硅化物层具 有第一硅化物相；从p-FET前体结构和n-FET前体结构中去除未反应的金属和第一帽层；形成构图的第二帽层，以选择性地覆盖p-FET前体结构，其中 所述构图的第二帽层受压应力；在第二升高的温度下对所述p-FET前体结构和n-FET前体结构 进行退火，以将第一金属硅化物层和第二金属硅化物层从第一硅化 物相转换成第二不同的硅化物相；以及形成构图的第三帽层，以选择性地覆盖n-FET前体结构，其中 该构图的第三帽层受4立应力，乂人而形成n-FET和p-FET。在另一方面中，本发明涉及一种位于半导体衬底中的半导体器 件，其中，该半导体器件包括至少一个p沟道场效应晶体管(p-FET) 和至少一个n沟道场效应晶体管(n-FET),该p-FET包括在横向上 由一个或更多栅极侧壁间隔层限制的并且被布置和构造用于在 p-FET的沟道区中产生压应力的受内部应力的栅极金属硅化物层，该 n-FET包含在一个或更多栅极侧壁间隔层之上突出的栅极金属硅化 物层。在又一方面中，本发明涉及一种位于半导体衬底中的半导体器 件，其中，该半导体器件包括至少一个p沟道场效应晶体管(p-FET) 和至少一个n沟道场效应晶体管(n-FET)，该p-FET包括在横向上 由 一 个或更多栅极侧壁间隔层限制的并且被布置和构造用于在 p-FET的沟道区中产生压应力的受内部应力的栅极金属硅化物层，该 n-FET包含在横向上由 一个或更多栅极侧壁间隔层限制的并且被布 置和构造用于在n-FET的沟道区中产生拉应力的受压应力的栅极金 属硅化物层。通过下面的公开以及所附权利要求，本发明的其他方面、特征以及优势将会更加完全得显现。
图1A-图1J示出了根据本发明一个实施例的用于形成示例性 半导体器件结构的处理步骤，该半导体器件结构包含具有受拉应力 的"凹陷"栅极金属硅化物层的p-FET以及具有"非凹陷"栅极金属硅 化物层的n-FET。图2示出了根据本发明一个实施例的用于形成图1J的半导体器 件结构的替代处理步骤。图3示出了根据本发明一个实施例的用于形成图1J的半导体器 件结构的另 一替代处理步骤。图4A和图4B示出了根据本发明一个实施例的用于形成示例性 半导体器件结构的处理步骤，该半导体器件结构包含具有"凹陷"栅 极金属硅化物层且由受压应力的帽层覆盖的p-FET以及具有"非凹 陷"栅极金属硅化物层且由受拉应力的帽层覆盖的n-FET。
具体实施方式
目的2003年2月27日公开的美国专利申请公开No. 2003/0040158， 名称为"半导体器件及其制作方法(SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME )，，； 2005年4月21日公开的美国专利申请公开No. 2005/0082616， 名称为"使用SI:C和SIGE外延源极/漏极的高性能应力增强 MOSFET 及其制造方法 (HIGH PERFORMANCE STRESS-ENHANCED MOSFETS USING SI:C AND SIGE EPITAXIAL SOURCE/DRAIN AND METHOD OF MANUFACTURE)";以及2005年5月5日公开的美国专利申请公开No. 2005/0093059,名称为"通过栅极电子应力改变来提高沟道迁移率的结构和方法(STRUCTURE AND METHOD TO IMPROVE CHANNEL MOBILITY BY GATE ELECTRODE STRESS MODIFICATION)"。正如上文中所述，本发明使用受内部应力的栅极金属硅化物层 来在FET的沟道区内产生期望的应力(即，在n沟道中产生拉应力， 在p沟道中产生压应力)。受内部应力的栅极金属硅化物层优选地通过自对准硅化工艺来形 成，该自对准硅化工艺引起容积收缩或者膨胀，该容积收缩或者膨胀继 而在栅极金属硅化物层中产生内部拉应力或者压应力。例如，包含钴或 者包含镍的栅极金属层的自对准硅化通常导致栅极金属层中的容积收 缩，该容积收缩继而产生受拉应力的栅极金属硅化物层。如果金属硅化 物被硬性帽层(诸如Si3N4帽层)和/或一个或更多栅极侧壁间隔层密封， 则可以在栅极金属珪化物层中形成和保持高的拉应力(从约1 GPa至约 1.5 GPa)。受拉应力的栅极金属硅化物层然后在该FET的下方沟道层 中产生压应力，该压应力可以有利地用于增加p沟道FET中的空穴迁移 率。另一方面，包含钯的栅极金属层的自对准硅化通常导致栅极金属层 中的容积膨胀，并形成受压应力的栅极金属硅化物层，受压应力的栅极 金属硅化物层可以用于在n-FET的沟道区中产生拉应力，用以增加其中 的电子迁移率。在下面的描述中，为了提供对于本发明的彻底理解，陈述了若干具 体细节，诸如特定结构、部件、材料、尺寸、处理步骤和技术。然而， 本领域技术人员应该理解，本发明可以在没有这些细节的情况下实现。 在另外的实例中，为了避免模糊本发明，没有详细地描述公知的结构或 者处理步骤。将会理解的是，当作为层、区域或者衬底的元件被称为"在另一元 件上"时，该元件可以直接位于另一元件上，或者还可以存在插入元件。 相形之下，当元件被称为"直接位于另一元件上"时，则不存在插入元件。 还将理解的是，当元件被称为"连接"或者"耦合"至另一元件时，该元件可以直接连接或耦合到另一元件，或者可以存在插入元件。相形之下， 当元件-波称为"直接连接或者耦合至另一元件"时，则不存在插入元件。 本发明提供了一种半导体器件，该半导体器件包括具有受内部应力的栅极金属硅化物层的至少一个FET，该栅极金属硅化物层在横向上由 一个或更多栅极侧壁间隔层限制，用于在FET的沟道区中产生期望的 应力，以Y更增强FTE沟道区中相应载流子(即，n沟道中的电子，p沟 道中的空穴)的迁移率。现在将参考图1A-1J中的附图来更加详细地描述本发明的FET器件 结构及其制作方法。注意，在这些未按比例绘制的附图中，类似和/或 相应的元件通过相同的参考标记来标示。另外需要注意，在附图中在单 个半导体衬底的顶部上示出了 一个p沟道FET和一个n沟道FET。尽管对这种实施例进行了说明，但是本发明并不局限于在半导体衬底的表面 上形成任何特定数目的FET器件。首先参考图1A，图1A示出了其中包含一个或更多隔离区14的半 导体衬底12。半导体衬底12可以包括任何半导体材料，包括但并不局限于:Si、 SiC、 SiGe、 SiGeC、 Ge合金、GaAs、 InAs、 InP以及其他III-V或者II誦VI 族化合物半导体。半导体衬底12还可以包括有机半导体或者分层半导 体，诸如Si/SiGe、绝缘体上硅(SOI)或者绝缘体上硅锗(SGOI)。 在本发明的某些实施例中，优选的是半导体衬底12由含硅半导体材料 即包括硅的半导体材料构成。半导体衬底12可以是掺杂或未掺杂的， 或者其中可以包括掺杂或未掺杂区域。半导体村底12可以包括用于 n-FET的第一掺杂(n或p)器件区域(未示出)以及用于p-FET的第 二掺杂(n或p)器件区域。第一掺杂器件区域和第二掺杂器件区域可 以具有相同或者不同的电导率和/或掺杂浓度。这些掺杂器件区域通常 被称为"阱"。通常将至少一个隔离区14形成到半导体衬底12中，以提供用于 n-FET的掺杂器件区域和用于p-FET的掺杂器件区域之间的隔离。隔离 区14可以是沟槽隔离区或者场氧化物隔离区。沟槽隔离区可利用本领域技术人员公知的传统沟槽隔离工艺来形成。例如，在形成沟槽隔离区 时，可以使用光刻、刻蚀以及利用沟槽电介质的沟槽填充。可选地，在 沟槽填充之前可以在沟槽中形成衬垫，在沟槽填充之后可以执行致密化 步骤，并且在沟槽填充之后也可以有平坦化工艺。可以使用所谓的硅局 部氧化工艺来形成场氧化物。在半导体衬底12内形成所述至少一个隔离区14之后，在衬底12 的整个表面上形成栅极电介质层16。栅极电介质层16可以通过热生长 工艺来形成，诸如氧化、氮化或氮氧化。替代地，栅极电介质层16可 以通过沉积工艺来形成，例如化学气相沉积(CVD)、等离子体辅助 CVD、原子层沉积(ALD)、蒸发、反应賊射、化学溶液沉积以及其他 类似沉积工艺。栅极电介质层16还可以利用上述工艺的任何结合来形 成。栅极电介质层16由绝缘材料构成，包括但并不局限于氧化物、 氮化物、氮氧化物和/或包括金属硅酸盐和氮化金属硅酸盐的硅酸盐。 在一个实施例中，优选的是栅极电介质层16由氧化物构成，诸如Si02， Hf02、 Zr02、 A1203，、 Ti02，、 La203， SrTi03， LaA103及其混合物。栅极电 介质层16的物理厚度可以改变，但是通常栅极电介质层16具有大约 0.5nm至大约10nm的厚度，更通常的是具有大约0.5nm至大约3nm的 厚度。在形成栅极电介质层16后，利用公知的沉积工艺，诸如物理气相 沉积、CVD或者蒸发，将栅极导体层18形成在栅极电介质层16上。 该栅极导体层18可以包括任何适当的材料，包括但不局限于硅、多 晶硅或者金属。优选但并非必需地，该栅极导体层18包括可以被掺杂 或未被掺杂的多晶硅。在本发明的该点处沉积的栅极导体层18的厚度 即高度可以根据所使用的沉积工艺而改变。通常，栅极导体层18具有 大约20nm至大约180nm的垂直厚度，更加通常的是具有从大约40nm 至大约150nm的厚度。栅极电介质层16和栅极导体层18共同形成栅极叠层，该栅极叠层 可以包括另外的结构层，例如一般包括在MOS栅极结构中的帽层和/或 扩散阻挡层(未示出)。在形成栅极叠层之后，利用沉积工艺在其上形成电介质硬掩模20,沉积工艺诸如物理气相沉积(PVD)、化学气相沉 积(CVD)或者基于正硅酸乙酯的化学气相沉积(CVDTEOS)。电介 质硬掩模20可以是氧化物、氮化物、氮氧化物或者其任意结合。优选 地，电介质硬掩模20包括通过基于正硅酸乙酯的化学气相沉积工艺沉 积的氧化硅。然后通过光刻和刻蚀对栅极电介质层16、栅极导体层18以及电介 质硬掩模20进行构图，以便提供两个或更多构图的栅极叠层， 一个用 于n-FET， 一个用于p-FET，如图1B所示。用于n-FET的构图栅极叠 层包含由构图的电介质硬掩模120覆盖的栅极导体或者栅电极118和栅 极电介质层116，用于p-FET的构图栅极叠层包含由构图的电介质硬掩 模220覆盖的栅电极218和栅极电介质层216。用于n-FET和p-FET的 构图栅极叠层可以具有相同的尺寸即长度，或者它们可以具有可变的尺 寸以提高器件性能。光刻步骤包括将光致刻蚀剂(未示出)涂敷到电介 质硬掩模层20的上表面、使光致抗蚀剂曝光成期望的辐射图案以及使 用传统的抗蚀剂显影剂来显影曝光的光致抗蚀剂。然后，利用一个或更 多干法刻蚀步骤将光致抗蚀剂中的图案转移到电介质硬掩模层20、栅极 导体层18和栅极电介质层16上，进而形成构图的栅极叠层。在形成构限于反应离子刻蚀(RIE)、离子束刻蚀、等离子体刻蚀或者激光烧 蚀。然后在已经完成刻蚀之后，去除构图的光致抗蚀剂，进而暴露构图 的栅极叠层。接着，将构图的光致刻蚀剂膜22选择性地形成在用于p-FET的构 图栅极叠层上方。使与用于n-FET的构图栅极叠层对应的区域以及其他 必要的区域暴露，以允许选择性地从用于n-FET的构图栅极叠层去除电 介质硬掩模层120，如图1C所示。在从n-FET栅极叠层选择性去除电 介质硬掩模120之后，去除构图的光致刻蚀剂膜22。接着，如图1D所示，沿n-FET和p-FET构图栅极叠层的暴露的侧 壁形成第一组侧壁栅极间隔层122和222,之后形成n-FET和p-FET源 极/漏极扩展和暈环注入区126S、 126D、 128S、 128D、 226S、 226D、 228S扩展注入区126S、 126D、 226S、 226D可以通过离子注入步骤以自 对准方式来形成，在离子注入步骤中，使用n-FET和p-FET的构图栅极 叠层作为注入掩模。扩展注入区126S、 126D、 226S、 226D与n-FET和 p-FET的主源极/漏极层(将在随后形成)是相同导电类型的杂质层。因 此起到源极/漏极层功能的扩展注入此处被称为源极/漏极扩展注入。由 于随后工艺中杂质离子的注入和扩散期间杂质离子的扩散，在构图的栅 极叠层下，源极/漏极扩展注入区126S、 126D、 226S、 226D可以比需要 扩展得更多。此后，可以使用构图的栅极叠层作为注入掩模，通过暈环注入步骤 来形成源极/漏极袋状或者暈环注入区128S、 128D、 228S和228D。优 选但并非必需地，可以相对于垂直方向以预定的倾斜角度来执行暈环注 入步骤。可以调整晕环注入物质、离子束的能级和/或离子束曝光的持 续时间，以实现最优的注入水平。图IE示出了随后通过诸如CVD和RIE的传统公知处理步骤来分别 沿着n-FET和p-FET的构图栅极叠层的侧壁形成第二组侧壁栅极间隔层 124和224。侧壁栅极间隔层124和224可以包括任何绝缘材料，诸如 氮化硅、二氧化硅或者氮氧化硅。然后，可以使用构图的栅极叠层和第二组栅极侧壁间隔层124和 224作为注入掩模来执行另一离子注入步骤，以便以自对准的方式形成 用于n-FET和p-FET的源区和漏区130S、 130D、 230S、 230D,如图IE 所示。随后可以对源/漏区130S、 130D、 230S、 230D进行退火，以激 活其中注入的掺杂剂物质。离子注入和退火步骤的条件对于本领域技术 人员是公知的。源/漏区130S、 130D、 230S、 230D可以替代地包括具有内部拉应 力或者压应力的掩埋外延层，如美国专利申请公开No. 2005/0082616所 述。已知如果材料层的自然晶格常数与衬底的基本晶格常数不同，则在如，碳的自然晶格常数小于硅的自然晶格常数。因此，在硅衬底上外延生长的Si:C层包含因Si:C晶格的拉力畸变引起的拉应力。类似地，锗 的自然晶格常数大于硅的自然晶格常数，因此在硅衬底上外延生长的 SiGe层包含因SiGe晶格的压力畸变而引起的压应力。美国专利申请公开No. 2005/0082616具体描述了使用在n-FET或者 p-FET的源/漏区内具有拉应力或者压应力的掩埋Si:C或SiGe层来在 n-FET或者p-FET沟道中提供拉应力或者压应力。例如，首先刻蚀p-FET 的源区和漏区，在p-FET的刻蚀区域中生长高度压缩的选择外延SiGe 层，以将压应力施加到相邻的p-FET沟道区。随后，刻蚀n-FET的源区 和漏区，在n-FET的刻蚀区域中生长高度拉伸的选择外延Si:C层，以 将拉应力施加到相邻的n-FET沟道区。要获得更多细节，请参看美国专 利申请公开No. 2005/0082616,其内容通过引用全部包含在此以用于所 有目的。另夕卜，源区和漏区130S、 130D、 230S和230D可以以"加高"的方 式形成。用于制造加高源区和漏区的工艺在各种美国专利中有详细的描 述，包括2002年7月16日4受权的美国专利No. 6,420,766以及2005 年7月5日授权的美国专利No. 6,914,303，其内容通过引用全部包含在 此以用于所有目的。在形成了源/漏区130S、 130D、 230S和230D之后，将电介质硬掩 模层220从p-FET的构图栅极叠层去除。通过这种方式，形成了具有"非 凹陷"栅电极118的n-FET栅极叠层，即栅电极118具有基本上与栅极 侧壁间隔层122和124共面的上表面，同时形成了具有"凹陷"栅电极218 的p-FET栅极叠层，即栅电极218具有凹陷在4册极侧壁间隔层122和 124内部的上表面，如图1F所示。随后，在图IF的整个结构上方形成薄金属层24(例如，大约3-15nm 厚)。金属层24可以包括能够与硅反应以形成金属硅化物的任何金属 或者金属合金。这种金属或者金属合金的示例包括但并不局限于Co、 Ni、 Pd、 Ti、 Ta、 W、 Pt及其合金。在一个实施例中，Ni和Co是优选 的金属。在另一实施例中，Pd是优选的金属。可以使用任何传统的沉 积工艺来沉积金属层24,该传统的沉积工艺包括但不局限于:賊射、化学气相沉积、蒸发、化学溶液沉积、电镀等。如果半导体衬底12或者 栅电极118和218并不包括硅，则可以在沉积金属层24以用于随后形 成源/漏极和栅极金属硅化物接触之前，在n-FET和p-FET的源/漏区以 及栅电极上方生长构图的硅层(未示出)。然后将第一帽层26形成在金属层24上方，如图1G所示。第一帽层 26优选地包括扩散阻挡材料，诸如TiN。进一步将第二帽层28形成在第一帽层26上方，以覆盖n-FET和 p-FET两者，如图1H所示。优选但并非必需地，第二帽层28包括电介 质材料，诸如氮化硅。接着，在升高的退火温度下执行退火步骤大约5-50秒，其中金属 层24中的金属与栅电极118和218以及源/漏区130S、 130D、 230S和 230D中暴露的硅反应，以形成栅极和源/漏极金属硅化物接触132、 232、 134S、 134D、 234S和234D，如图1I所示。依赖于金属层24中包含的 金属的特定类型，退火温度可以在大约350 。C至大约550 。C的范围变 动。例如，对于钴，退火温度优选地从大约450 。C至大约550 。C;对 于镍，退火温度优选地从350 。C至大约450°C。在进行退火之后，将第 一和第二帽层26和28以及其他区域内的未反应金属从n-FET和p-FET 去除。典型地，诸如CoSix或NiSix的金属硅化物的形成致使容积减小，从 而在这种金属硅化物中引起高拉应力。当将单个含Co或者含Ni的金属 层用于在n-FET和p-FET中形成金属硅化物接触时，将形成受拉应力的 栅极金属硅化物层，如果受到侧壁间隔层的限制，该栅极金属硅化物层 将会将应力传递到下方的沟道层，并在沟道层中产生相反的压应力。已知压应力用于增强空穴迁移率(其导致增强的p-FET性能)但是 降低电子迁移率(其导致降低的n-FET性能)。因此，当使用了单个含 Co或者含Ni的金属层时，优选的是通过栅极侧壁间隔层222和224来 在横向上限制p-FET栅极金属硅化物232，如图II所示，以使得该p-FET 栅极金属石圭化物232将会将应力传递到p-FET的下方沟道层，以在下方 的p沟道中产生相反的压应力，该应力增强了 p沟道中的空穴迁移率。然而，对于n-FET优选的是，金属硅化物在栅极侧壁间隔层122和124 之上突出，而不是由栅极侧壁间隔层122和124在横向上限制，以使得另 一方面，可以形成诸如PdSix的具有容积膨胀的特定金属硅化物， 该容积膨胀导致高内部压应力。因此期望的是，使用不同金属层来在 n-FET和p-FET中形成金属硅化物接触。例如，可以形成构图的含Pd 金属层(未示出)来选择性地覆盖n-FET,同时可以形成构图的含Co 或者含Ni的金属层(未示出)来选择性地覆盖p-FET，以便形成用于 n-FET的受压应力的栅极金属硅化物层和用于p-FET的受拉应力的栅极 金属硅化物。通过这样的方式，可以由栅极侧壁间隔层在横向上限制 n-FET栅极金属珪化物层和p-FET栅极金属珪化物层，以便在n-FET和 p-FET的下方沟道层内有效地产生期望的应力。图1J示出了随后在图1I的整个表面上方形成刻蚀停止/诱发应力帽但并不局限于氧化物、氮化物、氮氧化物和/或包括金属硅酸盐和氮 化(nitrided)金属硅酸盐的硅酸盐。优选的是，刻蚀停止/诱发应力 帽层30包括氮化物或者氮氧化物绝缘材料，诸如氮化硅或者氮氧化硅， 氮化物或者氮氧化物绝缘材料内部受应力，并布置和构造用于将期望的 应力施加到n-FET和p-FET的沟道区。这种刻蚀停止/诱发应力帽层30 可以通过各种电介质沉积技术来形成，诸如低压化学气相沉积 (LPCVD)、等离子体增强化学气相沉积(PECVD)或者高密度等离 子体化学气相沉积(HDP CVD)或者一般用于电介质沉积的任何其他 工艺。随后，可以执行传统的后端工艺线(back-end-of-line)处理步骤，以 形成包含具有层间电介质层(ILD) 32以及金属接触34和36的n-FET 和p-FET的完整半导体器件，如图IJ所示。ILD 32可以包含电介质氧 化物材料或者低介电常数绝缘材料。用于制造ILD 32以及金属接触34 和36的工艺在本领域是公知的，因此此处不再详细进行描述。重要的是需要注意，本领域普通技术人员能够以符合上文中提供的描述的方式容易地修改如图1A-1J的处理步骤，这种修改将被认为是在 本发明的精神和范围之内。例如，优选地包括Si3N4的第二帽层28可以构图成选择性地覆盖 p-FET，如图2所示。通过这种方式，在随后的退火步骤期间，第二帽 层28选择性地限制p-FET的栅极金属硅化物层232中的容积变化，从 而在p-FET栅极金属硅化物层232中产生内部应力。在形成受内部应力 的p-FET栅极金属硅化物层232之后，可以去除未反应的金属、第一帽 层26和构图的第二帽层28，以形成图ll所示的器件结构，该器件结构 随后可以如上文所述通过传统的后端工艺线处理步骤进行处理。对于另一种示例，金属层24可以包括诸如Co或Ti的金属，所述 金属可以用于通过两步骤退火工艺来形成金属硅化物，诸如CoSi2或者 TiSi2。具体而言，在沉积金属层24和第一帽层26之后，利用第一退火 步骤来形成具有较高电阻率的第一硅化物相(例如CoSi或者TiSi)的 金属硅化物。接着，从器件结构去除第一帽层26和未反应金属，之后 沉积构图的第二帽层28 ，该构图的第二帽层选择性地覆盖p-FET,如图3所示。随后在不同的退火温度下执行第二退火步骤，以消耗剩余的多 晶硅并将金属硅化物从第一硅化物相转换为具有较低电阻率的第二硅化物相(例如，CoSi2或者TiSi2)。在这种第二退火步骤期间，构图的 第二帽层28选择性地限制了 p-FET栅极金属硅化物层232中的容积变 化，从而在p-FET栅极金属石圭化物层232内产生内部应力。在形成受内 部应力的p-FET栅极金属硅化物层232之后，可以去除构图的第二帽层 28，以形成图II所示的器件结构，该器件结构随后可以如上文所述通 过传统的后端工艺线处理步骤进行处理。对于另一示例，在第一退火步骤后但在第二退火步骤之前，可以提 供如图4A所示包含有内部压应力的构图的第二帽层28A，以选择性地 覆盖p-FET。在第二退火步骤期间，这种受压应力的帽层28A不仅选择 性地限制了 p-FET栅极金属硅化物层232的容积变化，而且将拉应力施 加到层232,从而显著增加了在p-FET栅极金属硅化物层232内形成的 拉应力。在p-FET栅极金属硅化物层232形成后，可以在器件结构内保持该受压应力的帽层28A,以使其能够继续在p-FET栅极金属硅化物层 232内产生4立应力，该拉应力继而在p-FET的下方沟道区中产生期望的 压应力。优选但并非必需地，如图4B所示，可以进一步与受压应力的 帽层28A并排形成受拉应力的帽层28B来选择性地覆盖n-FET。受拉应 力的帽层28B用以在n-FET栅极金属硅化物层132内产生压应力，该压 应力继而在n-FET的下方沟道区中产生期望的拉应力。另外，如上所述的本发明的结构和处理步骤能够容易地与能够在 FET器件的沟道区内引起增强迁移率的任何其他公知材料、结构或者处 理步骤结合使用。例如，形成在栅极叠层周围的受压力的衬垫、加高的 源/漏区、掩埋的阱区和/或掩埋且受应力的包含Si:C和/或SiGe的源/漏 区都可以与本发明一起使用。应当注意的是，尽管这些结构或者特征并 未在此具体示出，但是本领域普通技术人员可以以符合此处描述的方式 容易地将它们分离地或者组合地结合到本发明之中。不局限于互补金属氧化物半导体(CMOS)晶体管以及包括这种CMOS 晶体管的集成电路、微处理器和其他电子器件，对于本领域技术人员来 讲这些器件都是公知的，并且可以容易地修改这些器件以结合本发明的 应变的绝缘体上半导体结构，因此此处不再提供与它们的制造相关的细 节。虽然此处已经参考特定实施例、特征和方面对本发明进行了描述， 但是将会认识到的是，本发明并不因此而受到限制，而是可以在应用方 面扩展到其他修改、改变、应用和实施例，因此所有的这种修改、改变、 应用和实施例都应被认为是在本发明的精神和范围内。
权利要求
1.一种位于半导体衬底中的半导体器件，包括至少一个场效应晶体管(FET)，该FET包括源区、漏区、沟道区、栅极电介质层、栅电极和一个或更多栅极侧壁间隔层，其中所述栅电极包括受内部应力的栅极金属硅化物层，该栅极金属硅化物层在横向上由所述一个或更多栅极侧壁间隔层限制，并且被布置和构造用于在所述FET的沟道区中产生应力。
2. 根据权利要求1所述的半导体器件，其中所述至少一个FET 是p沟道FET ( p-FET )，其中受内部应力的栅极金属硅化物层被布 置和构造用于在所述p-FET的沟道区内产生压应力。
3. 根据权利要求2所述的半导体器件，其中所述p-FET包括加 高的源区和漏区。
4. 根据权利要求2所述的半导体器件，其中所述p-FET包括掩 埋的源区和漏区，该掩埋的源区和漏区包括其固有晶格常数比所述 半导体衬底的基本晶格常数更大的材料层。
5. 根据权利要求2所述的半导体器件，进一步包括至少一个n 沟道FET( n-FET ),该n-FET包括具有栅极金属硅化物层的栅电极， 该栅极金属硅化物层在 一 个或更多栅极侧壁间隔层之上突出。
6. 根据权利要求5所述的半导体器件，其中所述n-FET包括加 高的源区和漏区。
7. 根据权利要求5所述的半导体器件，其中所述n-FET包括掩 埋的源区和漏区，该掩埋的源区和漏区包括其固有晶格常数比所述 半导体衬底的基本晶格常数更小的材料层。
8. 根据权利要求2所述的半导体器件，进一步包括至少一个n 沟道FET ( n-FET )，该n-FET包括具有受内部应力的4册极金属硅化 物层的栅电极，该栅极金属硅化物层在横向上由 一 个或更多栅极侧 壁间隔层限制，并且被布置和构造用于在所述n-FET的沟道区内产 生4i应力。
9. 根据权利要求8所述的半导体器件，其中所述n-FET包括加 高的源区和漏区。
10. 根据权利要求8所述的半导体器件，其中所述n-FET包括掩 埋的源区和漏区，该掩埋的源区和漏区包括其固有晶格常数比所述 半导体衬底的基本晶格常数更小的材料层。
11. 一种用于制造半导体器件的方法，包括 在半导体衬底中形成至少一个场效应晶体管(FET),所述FET包括源区、漏区、沟道区、栅极电介质层、栅电极和一个或更多栅 极侧壁间隔层；在所述栅电极的表面中形成受内部应力的金属硅化物层，其中所 述受内部应力的金属硅化物层在横向上由所述栅极侧壁间隔层限 制，并且^皮布置和构造用于在所述FET的沟道区内产生应力。
12. 根据权利要求11所述的方法，其中所述至少一个FET是p 沟道FET(p-FET)，并且其中所述受内部应力的金属石圭化物层#1布 置和构造用于在所述p-FET的沟道区内产生压应力。
13. 根据权利要求12所述的方法，进一步包括除了所述p-FET 之外，还形成至少一个n沟道FET (n-FET),该n-FET包括具有栅 极金属硅化物层的栅电极，该栅极金属硅化物层在一个或更多栅极 侧壁间隔层之上突出。
14. 根据权利要求13所述的方法，包括形成具有凹陷栅电极的至少一个p-FET前体结构和具有非凹陷 栅电极的至少一个n-FET前体结构；在所述p-FET前体结构和n-FET前体结构上方沉积金属层；在所述金属层上方沉积第一帽层和第二帽层；在升高的温度下对所述p-FET前体结构和n-FET前体结构进行 退火，以在所述p-FET前体结构的凹陷栅电极的表面中形成第一金 属硅化物层，以及在所述n-FET前体结构的非凹陷栅电极的表面中 形成第二金属硅化物层；以及从所述p-FET前体结构和n-FET前体结构中去除未反应的金属、所述第一帽层和所述第二帽层，以形成所述p-FET和n-FET。
15. 根据权利要求13所述的方法，包括提供具有凹陷栅电极的至少一个p-FET和具有非凹陷栅电才及的 至少一个n-FET;在所述p-FET和n-FET上方沉积金属层；在所述金属层上方沉积第一帽层以覆盖所述p-FET和n-FET两者；在所述第一帽层上方形成构图的第二帽层，以选择性地覆盖所述 p-FET;在升高的温度下对所述p-FET和n-FET进行退火，以在所述 p-FET的凹陷栅电极的表面中形成第一金属硅化物层，以及在所述 n-FET的非凹陷栅电极的表面中形成第二金属硅化物层；以及从所述p-FET和n-FET中去除未反应的金属、所述第一帽层和 所述构图的第二帽层。
16. 根据权利要求13所述的方法，包括提供具有凹陷栅电极的至少一个p-FET前体结构和具有非凹陷 才册电^l的至少一个n-FET前体结构；在所述p-FET前体结构和n-FET前体结构上方沉积金属层，以 及在所述金属层上方沉积第一帽层，以覆盖所述p-FET前体结构和 n-FET前体结构两者；在第一升高的温度下对所述p-FET前体结构和n-FET前体结构 进行退火，以在所述p-FET前体结构的凹陷栅电极的表面中形成第 一金属硅化物层，以及在所述n-FET前体结构的非凹陷栅电极的表 面中形成第二金属硅化物层，其中所述第一金属硅化物层和第二金 属硅化物层具有第一硅化物相；从所述p-FET前体结构和n-FET前体结构中去除未反应的金属 和所述第一帽层；形成构图的第二帽层，以选择性地覆盖所述p-FET前体结构；在第二升高的温度下对所述p-FET前体结构和n-FET前体结构进行退火，以将所述第一金属硅化物层和第二金属硅化物层从所述第一硅化物相转换成第二不同的硅化物相；以及去除所述构图的第二帽层以形成所述p-FET和n-FET。
17. 根据权利要求13所述的方法，包括提供具有凹陷栅电极的至少一个p-FET前体结构和具有非凹陷 栅电极的至少一个n-FET前体结构；在所述p-FET前体结构和n-FET前体结构上方沉积金属层，以 及在所述金属层上方沉积第一帽层，以覆盖所述p-FET前体结构和 n-FET前体结构两者；在第一升高的温度下对所述p-FET前体结构和n-FET前体结构 进行退火，以在所述p-FET前体结构的凹陷栅电极的表面中形成第 一金属硅化物层，以及在所述n-FET前体结构的非凹陷栅电极的表 面中形成第二金属硅化物层，其中所述第 一金属硅化物层和第二金 属硅化物层具有第一硅化物相；从所述p-FET前体结构和n-FET前体结构中去除未反应的金属 和所述第一帽层；形成构图的第二帽层，以选择性地覆盖所述p-FET前体结构， 其中所述构图的第二帽层受压应力；在第二升高的温度下对所述p-FET前体结构和n-FET前体结构 进行退火，以将所述第一金属硅化物层和第二金属硅化物层从所述 第一硅化物相转换成第二不同的硅化物相；以及形成构图的第三帽层，以选择性地覆盖所述n-FET前体结构， 其中所述构图的第三帽层受拉应力，从而形成所述n-FET和所述 p画FET。
18. 根据权利要求12所述的方法，进一步包括除了所述p-FET 之外，还形成至少一个n沟道FET ( n-FET),该n-FET包含具有受 内部应力的栅极金属硅化物层的栅电极，该栅极金属硅化物层在横 向上由一个或更多栅极侧壁间隔层限制，其中所述n-FET的受内部 应力的栅极金属硅化物层被布置和构造用于在所述n-FET的沟道区内产生拉应力。
19. 一种位于半导体衬底中的半导体器件，包括至少一个p沟道 场效应晶体管(p-FET)和至少一个n沟道场效应晶体管(n-FET)， 该p-FET包括在横向上由一个或更多栅极侧壁间隔层限制的并且被 布置和构造用于在所述p-FET的沟道区中产生压应力的受内部应力 的栅极金属硅化物层，而该n-FET包含在一个或更多栅极侧壁间隔 层之上突出的栅极金属硅化物层。
20. —种位于半导体衬底中的半导体器件，包括至少一个p沟道 场效应晶体管(p-FET)和至少一个n沟道场效应晶体管(n-FET), 该p-FET包括在横向上由一个或更多栅极侧壁间隔层限制的并且被 布置和构造用于在所述p-FET的沟道区中产生压应力的受内部应力 的栅极金属硅化物层，而该n-FET包含在横向上由一个或更多栅极 侧壁间隔层限制的并且被布置和构造用于在所述n-FET的沟道区中 产生拉应力的受内部应力的栅极金属硅化物层。
全文摘要
本发明涉及包括至少一个场效应晶体管(FET)的半导体器件，所述场效应晶体管包括源区、漏区、沟道区、栅极电介质层、栅电极和一个或更多栅极侧壁间隔层。这种FET的栅电极包含受内部应力的栅极金属硅化物层，该栅极金属硅化物层在横向上由一个或更多栅极侧壁间隔层限制，并且被布置和构造用于在FET的沟道区内产生应力。优选地，所述半导体器件包括至少一个p沟道FET，并且更加优选地，所述p沟道FET包括具有受内部应力的栅极金属硅化物层的栅电极，该栅极金属硅化物层在横向上由一个或更多栅极侧壁间隔层限制，并且被布置和构造用于在FET的p沟道内产生压应力。
文档编号H01L29/78GK101243556SQ200680030545
公开日2008年8月13日 申请日期2006年8月22日 优先权日2005年8月22日
发明者海宁·S·杨 申请人:国际商业机器公司