半导体分形电容的制造方法

专利名称：半导体分形电容的制造方法
技术领域：
本发明涉及半导体制造技术领域，特别涉及一种半导体分形电容的 制造方法。
背景技术：
集成电路制造工艺是一种平面制作工艺，其结合光刻、刻蚀、沉积、 离子注入等多种工艺，在同一衬底上形成大量各种类型的复杂器件，并 将其互相连接以具有完整的电子功能。其中，任何一步工艺出现偏差， 都可能会导致电路的性能参数偏离设计值。目前，随着超大规模集成电 路的器件特征尺寸不断地等比例缩小，集成度不断地提高，对各步制造 工艺的控制提出了更为严格的要求，对各步制造工艺结果的精确度要求 也提出了更高的要求。
以半导体分形电容的制造为例，在小于130nm的工艺中，常需要制造 半导体分形电容，该电容由指状的第 一电极和第二电极相互交错排列而 成，因其各电极的侧面积较大，可以产生较大的电容值，具有线性特征 好、品质因子高和电容值高等优点。
图l为现有的集成电路内半导体分形电容的俯视图，如图l所示，该 半导体分形电容由指状的第一电极101和第二电极102组成，且两个电极 间相互交错。
图2为现有的集成电路内半导体分形电容沿图1中AA，线的剖面示意 图，如图2所示，在衬底200上的介质层201内形成了多个填充有金属的电 极沟槽，其中多个充有金属的电极沟槽相连形成第一电极IOI,多个充有 金属的电极沟槽相连形成第二电极102。注意到，在沟槽与金属之间还形 成了粘附层204,其可以增强金属与介质层间的粘附性。此外，还可以重 复形成多层图2中所示的结构(图2中未示出)，以形成具有更大电容值 的半导体分形电容。
4现有的制造半导体分形电容的方法为首先在衬底的介质层上利用 光刻技术定义指状的第一电极和第二电极的图形，然后，对其进行刻蚀 形成电极沟槽，接着，在电极沟槽内填充金属，再接着，对金属层进行 平坦化处理，去除介质层表面上的金属层，仅在电极沟槽内保留有金属， 形成半导体分形电容。在上述半导体分形电容的制造过程中，任一步工 艺有所偏差都可能会影响半导体分形电容的实际电容值，使制造出来的 半导体分形电容的实际电容值偏离设计值。
尤其在器件尺寸已缩小至90nm以下的今天，工艺上的偏差对实际电 容值的影响就更为突出，即使是一些微小的偏差也可能会使半导体分形 电容的实际电容值出现较大偏离。为改进这一现象，现在生产中通常会 对各步制造工艺提出具有很小的工艺窗口的要求，以提高产品的成品率。
然而，在实际生产中，很难保证每一步具有很小的工艺窗口的工艺都能 满足要求，因此，还是常常会出现半导体分形电容的实际电容值偏离设 计值的现象。
在公开号为CN1336685A的中国专利申请中，利用射频等离子体清洗 的方法处理电容的金属电极上的氧化物，以减少因其导致的电容量出现 偏差的问题，但是该方法不能用于解决因制造工艺发生偏差而导致的电 容量偏离设计值的问题。

发明内容
本发明提供一种半导体分形电容的制造方法，以改善现有的半导体 分形电容的实际电容值易发生偏离的现象。
本发明提供的一种半导体分形电容的制造方法，包括步骤
提供表面已形成介质层的衬底；
在所述介质层上定义电极图形；
根据光刻后的图形线宽调整将要进行的刻蚀工艺参数；
按照所述刻蚀工艺参数刻蚀所述介质层，形成电^l沟槽；在所述电极沟槽内填充金属； 对所述金属进行平坦化处理。
其中，根据光刻后的图形线宽调整将要进行的刻蚀工艺参数，包括 步骤
当所述图形线宽偏大时，调整刻蚀气体参数以减小刻蚀后形成的电 极沟槽间的间隔线宽；
当所述图形线宽偏小时，调整刻蚀气体参数以增大刻蚀后形成的电 极沟槽间的间隔线宽。
并且，其中所述的调整刻蚀气体参数是调整所述刻蚀气体中各气体 的比例关系，以改变刻蚀过程中产生的聚合物的量。
其中，根据光刻后的图形线宽调整将要进行的刻蚀工艺参数，包括 步骤
当所述图形线宽偏大时，减小刻蚀工艺时间或调整刻蚀气体流量以 减慢刻蚀速率；
当所述图形线宽偏小时，延长刻蚀工艺时间或调整刻蚀气体流量以 提高刻蚀速率。
其中，所述平坦化处理包括化学机械研磨处理，且进行化学机械研 磨处理之前，还根据刻蚀后的电极沟槽间的间隔线宽对所述化学机械研 磨的工艺参数进行了调整。
并且，根据刻蚀后的电极沟槽间的间隔线宽对所述化学机械研磨的 工艺参数进行调整，包括步骤
当所述电极沟槽间的间隔线宽偏大时，缩短化学机械研磨处理的时 间或减慢研磨速度；
当所述电极沟槽间的间隔线宽偏小时，延长化学机械研磨处理的时 间或加快研磨速度。其中，进行化学机械研磨处理之前，还根据刻蚀后的电极沟槽的深 度对所述化学机械研磨的工艺参数进行调整。
并且，根据刻蚀后的电极沟槽的深度对所述化学机械研磨的工艺参
数进行调整，包括步骤
当所述电极沟槽的深度偏大时，延长化学机械研磨处理的时间或加 快研磨速度；
当所述电极沟槽的深度偏小时，缩短化学机械研磨处理的时间或减 慢研磨速度。
与现有技术相比，本发明具有以下优点
本发明的半导体分形电容的制造方法，综合考虑了各步工艺对半导 体分形电容的实际电容值的影响，通过改变在后的工艺参数来弥补在先 的工艺中出现的偏差，如当光刻后的图形线宽出现偏差时，可以通过调 整刻蚀工艺参数对其进行弥补，以确保电容的实际电容值与设计值基本 相符。
此外，本发明的半导体分形电容的制造方法，还可以利用决定半导 体分形电容的电容值的各个因素间的关系，对在后的工艺参数进行调整 以弥补在先工艺的偏差。如当光刻后图形线宽出现偏离时，还可以对刻 蚀的电极沟槽深度进行调整，其同样也可以弥补因光刻图形线宽发生偏 离而导致的实际电容值的偏离。
另外，本发明的半导体分形电容的制造方法，还可以同时利用多步 在后工艺参数的调整来弥补在先工艺的偏差，进一步确保了半导体分形 电容的实际电容值与设计值相符。


图1为现有的集成电路内分形电容的俯视图2为现有的集成电路内分形电容沿图1中AA，线的剖面示意图；图3为本发明第一实施例中的半导体分形电容的制造方法流程图；图4为本发明第一实施例中形成介质层后的器件剖面示意图；图5为本发明第一实施例中定义电极图形后的器件剖面示意图；图6为本发明第一实施例中刻蚀电极沟槽后的器件剖面示意图；图7为本发明第一实施例中平坦化后的器件剖面示意图；图8为本发明第二实施例中的半导体分形电容的制造方法流程图；图9为本发明第二实施例中缩短研磨时间或减慢研磨速度后的器件 剖面示意图；图10为本发明第二实施例中延长研磨时间或加快研磨速度后的器 件剖面示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合 附图对本发明的具体实施方式
做详细的说明。本发明的处理方法可以被广泛地应用于各个场合中，并且可利用许 多适当的材料制作，下面是通过较佳的实施例来加以说明，当然本发明 并不局限于该具体实施例，本领域内的普通技术人员所熟知的一般的替 换无疑地涵盖在本发明的保护范围内。其次，本发明利用示意图进行了详细描述，在详述本发明实施例时， 为了便于说明，表示器件结构的剖面图会不依一般比例作局部放大，不 应以此作为对本发明的限定，此外，在实际的制作中，应包含长度、宽 度及深度的三维空间尺寸。半导体分形电容的制造过程中，对多步工艺提出了较高的工艺要 求，其中任一步工艺出现偏差均可能造成实际电容值偏离设计值，为了 改善这一点，本发明结合半导体分形电容的结构特点，对半导体分形电 容制造过程中的多步工艺进行了综合考虑。首先，结合半导体分形电容的特点分析可能影响其电容值的结构因素分形电容属于边缘电容，影响其电容值大小的主要是各电极之间的 间距及各电极的面积。如图l和图2所示，对于分形电容，各电极之间 的间距则由形成的第一电极101和第二电极102之间形成的间隔线宽决 定，当二者的间隔线宽形成的较大时，即两极板间的间距增大，电容值 随之降低(二者为反比关系)；反之，当二者的间隔线宽形成的较小时， 两极板间的间距会缩小，电容值随之增大。另外，影响电容值的另一因 素一一各电极的面积主要由沟槽内填充的金属的高度决定，当填充的金 属高度较大时，各电极的表面积增大，电容值随之提高，当填充的金属 高度较小时，各电极的表面积减小，电容值随之降低。然后，分析一下有哪些工艺可能会影响到第一、第二电极间的间距 和沟槽内填充的金属高度，进而影响到半导体分形电容的实际电容值A、 影响第一、第二电极之间的间隔线宽的工艺有光刻工艺和刻蚀 工艺。对于光刻工艺而言，其中曝光、显影等多个步骤都可能会影响到 电极图形的间隔线宽，易出现线宽偏离的问题，而对于刻蚀工艺，不同 工艺参数下，如刻蚀气体流量的大小或比例，可以改变其在刻蚀中产生 的聚合物的多少，进而在一定范围内改变刻蚀得到的沟槽的线宽，也就 改变了沟槽(其内填充金属后形成第一电极和第二电极)之间的间隔线 宽。B、 影响沟槽内填充的金属高度的工艺有刻蚀工艺和平坦化工艺。 当刻蚀的沟槽较浅时，其内所能填充的金属高度也会较小，因此，可以 通过调整刻蚀沟槽深度来改变沟槽内填充的金属高度。另外，对填充金 属进行平坦化处理的工艺，也会对沟槽内填充的金属高度有 一定的影 响，如采用化学机械研磨方法进行平坦化处理时，出现过研磨现象可以 令沟槽内填充的金属高度变小，而如果研磨的时间较短了或研磨速度变 慢了，则会使保留下来的金属略高于沟槽的上表面，令沟槽内填充的金属高度变大。由以上分析可以看出，至少有光刻、刻蚀及平坦化工艺可能会影响 到实际电容值，其中任何一步工艺出现问题都会导致分形电容的实际电 容值偏离设计值。为降低工艺要求，更好地制造出电容值满足要求的半 导体分形电容，本发明在半导体分形电容的制造过程中综合考虑了以上 各步工艺对电容值的影响，通过改变在后的工艺参数来弥补在先的工艺 中出现的偏差，改善了制造半导体分形电容时易出现的实际电容值偏离 设计值的现象。图3为本发明第一实施例中的半导体分形电容的制造方法流程图， 图4至图7为本发明第一实施例中的半导体分形电容制造方法的器件剖 面示意图，下面结合图3至图7对本发明的第一实施例进行详细介绍。首先，提供其上已形成介质层的衬底(S301)。图4为本发明第一 实施例中形成介质层后的器件剖面示意图，如图4所示，在村底400上 形成了介质层401，该介质层通常可以是利用化学气相沉积的方法形成 的氧化硅层。然后，利用光刻技术在所述衬底的介质层上定义电极图形(S302)。 对于半导体分形电容，其需要在同一介质层上形成指状的相互交错的第 一电极和第二电极。本步光刻即是同时对第一电极和第二电极的图形进 行定义的步骤。如果本步光刻工艺的图形线宽出现了偏差，而仍直接按 正常工艺向下进行，制造出来的半导体分形电容的实际电极间距就会偏 离设计值，导致实际电容值与设计值不符。尤其对于小尺寸的半导体分 形电容(如线宽小于200nm的半导体分形电容)，光刻后图形线宽的4艮差。为此，本发明在光刻后对图形线宽进行了检测(S303 ),并根据检 测结果对形成的电极图形的线宽是否偏离了设计值进行了判断(S304 )。如果未发生偏离可以按正常工艺参数进行后续的刻蚀工艺(S306),但 如果偏离了 ，则先要根据其偏离情况对后续的刻蚀工艺参数进行调整 (S305 ),然后再进入后续的刻蚀工艺(S306)。图5为本发明第一实施例中定义电极图形后的器件剖面示意图，如 图5所示，利用光刻胶501在介质层401上定义了电极图形，其中没有 光刻胶的图形502为待形成第一电极的区域，图形503为待形成第二电 极的区域，二者之间的光刻胶图形即代表了相邻的第一电极和第二电极 之间的间隔，其线宽称为光刻后的图形线宽，也是两电极之间间隔的线 宽，其设计值为a。该光刻后的图形线宽会直接影响到最终形成的半导 体分形电容的实际电容值。如图5所示，本实施例中，因光刻时出现了 一定的工艺偏差，该光刻后的图形线宽的实际值为al，偏离了设计值， 需要在进行刻蚀前，先对后续的刻蚀工艺参数进行调整，以确保实际电 容值不会偏离设计值。具体的刻蚀工艺参数调整方法可以有多种，常用的一种是通过改变 刻蚀气体的流量及比例，调整刻蚀过程中产生的聚合物的量的多少，进 而实现对刻蚀形成的沟槽开口尺寸的调整，这一开口尺寸的调整也就意 味着对待形成第一电极和第二电极的区域间的间隔线宽的调整，在一定 程度上弥补了光刻后图形线宽出现偏差的问题。如，当线宽偏离在 士20nm之间时，可以对刻蚀气体间的流量比进行调整，如本实施例中所 用的刻蚀气体为CF4/CHF3,其总流量100sccm至300sccm之间，则可 以在保持刻蚀气体总流量不变的情况下，在L l至9: l之间调整刻蚀 气体的流量比。由于CF4刻蚀时会产生更多的聚合物，当将其比例调高 时，可以增多刻蚀过程中产生的聚合物量，使沟槽开口变小。本实施例中假设检测后发现在光刻后形成的图形线宽al偏离了设 计值a，且属于偏小的情况(al〈a)，则此时可以才艮据其偏离的量适当 增加刻蚀气体中CF4的量，使得刻蚀过程中产生的聚合物增多，沟槽的开口因此而变小，刻蚀后形成的两个相邻电极沟槽之间的间隔线宽与光 刻后的尺寸相比，也就相应增大了。图6为本发明第一实施例中刻蚀电极沟槽后的器件剖面示意图，如图6所示，由于对刻蚀工艺参数进行了 调整，采用了产生聚合物较多的工艺参数，在一定范围内缩小了所刻蚀 的待形成第一电极和第二电极的沟槽开口 602和603的尺寸，得到了比 光刻后图形线宽al更大的相邻电极沟槽间的间隔线宽a2,其比al更4妄 近于设计值a，理想情况下甚至可以等于设计值a,弥补了前面光刻后 出现的图形线宽的偏差。同样地，在本发明的其他实施例中，当光刻后形成的图形线宽出现 al〉a的偏差时，也可以通过对刻蚀工艺中的刻蚀气体流量及比例的调 整对该偏差进行弥补。此时，可以减少刻蚀气体中CF4的量，使刻蚀过 程中产生的聚合物减少，形成具有较大开口的沟槽，实现了相邻电极沟 槽间的间隔线宽的减小，弥补了光刻工艺中图形线宽出现的al > a的偏 差。另外，也可以通过调整刻蚀气体流量或腔室压力等工艺参^:来增多 或减少刻蚀过程中产生的聚合物的量，在本发明的启示下，这一应用的 延伸是本领域的普通技术人员所能理解和实现的，在此不再赘述。注意到，本实施例中的这种调整方法有一定的适用范围，在光刻后 的图形线宽偏差在士20nm之内时，其会具有较好的使用效果。但如果超 过这一范围，则不能保证仍能得到很好的刻蚀结果，因此，在光刻后的 图形线宽偏差超过这一范围时，还是建议采用重新光刻，或其他方法来 对光刻工艺的偏差进行弥补。另外一种可以在较大范围内使用的刻蚀工艺参数调整方法是利用 了决定半导体分形电容的电容值的各个因素间的关系(电极间的间距与 电容值成反比关系，电极极板的面积与电容值成正比关系)，其同样可 以弥补光刻工艺后图形线宽出现偏差的问题。即，当半导体分形电容电极间的间距出现偏差时(如光刻后的图形线宽出现偏差)，除了可以利 用后续工艺参数的改变来弥补电极间的间距外，还可以通过对后续工艺 参数的改变来调整半导体分形电容的电极极板面积，如可以改变沟槽内 填充金属的高度，其同样可以将半导体分形电容的实际电容值调整至接近甚至等于设计值。具体调整方法为当光刻后形成的图形线宽al<a时，(其会导致半导体分形电容的 实际电容^f直变大)，可以适当缩短刻蚀工艺时间，或者适当调整刻蚀气 体流量、腔室压力等工艺参数来降低刻蚀速率，使得刻蚀后得到的电极 沟槽的深度变浅。这样，随后在其内填充的金属高度也就较小，形成的 半导体分形电容的电极极板面积也随之减小(其可以令半导体分形电容 的实际电容值减小)，弥补了前面光刻工艺中出现的图形线宽的偏差， 将实际电容值调整至接近甚至达到设计值。反之，当所述电极图形的线宽偏大时，则可以通过适当延长刻蚀工 艺时间，或者调整刻蚀气体流量、腔室压力等工艺参数加快刻蚀速率， 使得刻蚀得到的电极沟槽较深，这样，后续在沟槽内所填充的金属的高 度也会较大，同样也可以弥补前面光刻工艺中出现的图形线宽的偏差导 致的实际电容值的偏离。如，当光刻后线宽偏离在士20nm之间时，可以 调整刻蚀气体流量、腔室压力等工艺参数改变刻蚀沟槽的深度，沟槽深 度在+ 200A至-200A之间变化，从而改变所填充的金属的深度，以抵 消光刻线宽发生偏离而导致的电容值的偏差。刻蚀形成电极沟槽后，在其内填充金属(S307),本实施例中是利 用电镀的方法填充了铜金属。在本发明的其他实施例中还可以是用沉积 或濺射的方法，所用的金属也可以是铝金属、钨金属等其他金属。另夕卜， 在填充金属之前还可以先生长一层粘附层，以增强所填充的金属与介质 层间的粘附性。然后，再进行平坦化处理，去除介质层上的金属，仅保留在沟槽内的金属(S308)。通常所用的平坦化方法为化学机械研磨的方法，除此 以外还可以利用反刻法、玻璃回流法和旋涂膜层等其他平坦化方法。图 7为本发明第一实施例中平坦化后的器件剖面示意图，如图7所示，在 介质层401内形成的沟槽内填充金属(注意填充前还可以先形成一层粘 附层，图中未示出)，并进行了平坦化处理，形成了相互交错的半导体 分形电容的第一电极701和第二电极702。在利用正常研磨条件进行研 磨时，形成的各电极的高度(填充金属的高度)与刻蚀沟槽的高度相同。 因此，通过改变刻蚀工艺条件调整各沟槽内填充金属的高度(即图中所 示的高度h)是可行的，其进而可以实现对半导体分形电容的实际电容 值的调整。本实施例中将光刻工艺和刻蚀工艺一起综合考虑，在一定程度上改 善了因光刻工艺偏差导致的分布电容实际电容值偏离设计值的问题。除了可以对刻蚀工艺参数进行调整外，还可以通过后面的平坦化工 艺参数的调整来弥补光刻工艺，甚至刻蚀工艺中出现的一些偏差。实际 应用中，可以在光刻工艺中出现图形线宽偏差后，不进行刻蚀工艺参数 的调整而直接对平坦化工艺参数进行调整，也可以是先对刻蚀工艺参数 进行调整，在仍未满足要求时，再利用平坦化工艺参数的调整来弥补前 面工艺中出现的偏差。另外，如果光刻工艺未出现偏差，而刻蚀工艺出 现了偏差，也可以利用平坦化工艺参数的调整来对刻蚀工艺偏差进行弥 补。本发明的第二实施例属于在光刻工艺出现偏差后，先利用对刻蚀工 艺参数的调整进行弥补，又利用平坦化工艺参数进行了调整，以确保制 造出的半导体分形电容的实际电容值与设计值基本相符的情况。图8为本发明第二实施例中的半导体分形电容的制造方法流程图， 图9和图10为本发明第二实施例中的半导体分形电容制造方法的器件 剖面示意图，下面结合图8至图IO对本发明的第二实施例进行详细介 绍。首先，提供其上已形成介质层的衬底(S801 )。该介质层通常是利 用化学气相沉积的方法形成的氧化硅层。然后，利用光刻技术在所述衬底的介质层上定义电极图形(S802)。 该电极图形包括第一电极和第二电极的图形，其俯视图如图l所示。接着，在光刻后对图形线宽进行检测(S803 ),并根据检测结果判 断形成的电极图形的线宽是否偏离了设计值(S804),如果未发生偏离 可以按正常工艺程序进行后续的刻蚀工艺(S806),但如果偏离了，则 要根据其偏离情况对后续的刻蚀工艺的工艺参数进行调整(S805 ),然 后再进入后续的刻蚀工艺(S806)。本实施例中通过改变刻蚀气体的流量及比例，调整刻蚀过程中产生 的聚合物的量的多少，进而实现对刻蚀形成的沟槽开口的调整，即可实 现对第一电极和第二电极相邻沟槽的间隔线宽的调整，在一定程度上弥 补光刻工艺中图形线宽出现偏差的问题。但是，如果刻蚀工艺参数的调整未达到弥补光刻工艺偏差的目标， 或者刻蚀工艺本身出现了偏差，则还是会导致半导体分形电容的实际电 容值的偏离。为此，本实施例中在刻蚀电极沟槽后，还对刻蚀形成的电 极沟槽的间隔线宽及沟槽深度进行了检测(S807),并对二者是否发生 偏离进行判断(S808),如果二者中有所偏离，就在进行平坦化处理之 前，先对平坦化工艺参数进行调整(S809),然后再进入填充金属的工 艺步骤(S810)(本步填充工艺只要在检测后即可进行，可以与步骤S809 一同进行，也可以在其之前进行)。接着，根据上述调整过的工艺参数进行平坦化处理(S811),形成 半导体分形电容。但如果检测后发现刻蚀形成的电极沟槽的间隔线宽及 沟槽深度没有发生偏离，则无需对平坦化工艺参数进行调整，可以直接 进入S810及S811步骤，按正常工艺参数进行平坦化处理。本实施例中所用的平坦化处理方法为化学机械研磨方法，则对其工艺参数进行调整的具体方法为A、 如果检测发现刻蚀后的电极沟槽间的间隔线宽还是偏离了设计 值，则可以根据刻蚀后的电极沟槽间的间隔线宽的实际值对化学机械研 磨处理的参数进行调整当电极沟槽间的间隔线宽偏大时，第一电极和 第二电极间的间距变大，则半导体分形电容的实际电容值减小，为将其 调整至接近或等于设计值，可以缩短化学机械研磨处理的时间或减慢研 磨速度。图9为本发明第二实施例中缩短研磨时间或减慢研磨速度后的 器件剖面示意图，如图9所示，在缩短研磨时间或减慢研磨速度后，第 一和第二电极(901和902)沟槽内的金属会保留得更多一些，此时， 所填充的金属的高度会略高出介质层401表面，变大为hl(hl〉h)，第 一和第二电极的各电极极板的表面积均相应增大，电容值也随之增大， 弥补了因线宽偏大带来的实际电容变小的问题。当电极沟槽间的间隔线宽偏小时，第一电极和第二电极间的间距变 小，则半导体分形电容的实际电容值增大，为将其调整至接近或等于设 计值，可以延长化学机械研磨处理的时间或加快研磨速度。图10为本 发明第二实施例中延长研磨时间或加快研磨速度后的器件剖面示意图， 如图IO所示，在延长研磨时间或加快研磨速度后，第一和第二电极(1001 和1002)沟槽内的金属会被过研磨得更多一些，此时，所填充的金属的 高度会变小为h2 (h2<h),各电极的表面积相应减小，电容值也随之降 低，弥补了因线宽偏小带来的实际电容变大的问题。举例来说，当刻蚀后的沟槽间的间隔线宽偏离在士20nm之间时，可 以在-25秒至+ 25秒的范围内对应调整化学机械研磨处理的时间，从 而改变所填充的金属的深度，以抵消光刻线宽发生偏离而导致的电容值 的偏差。B、 如果检测发现刻蚀后的电极沟槽的深度与设计值不符，则可以 根据刻蚀后的电极沟槽的深度对化学机械研磨的工艺参数进行调整当电极沟槽的深度偏大时，延长研磨时间或加快研磨速度，使沟槽内填充的金属略低于介质层401表面，减小填充金属的高度，在一定程度上弥 补前面刻蚀过深的缺陷；当所述电极沟槽的深度偏小时，缩短研磨时间 或减慢研磨速度，使沟槽内的金属略高于介质层401表面，增大填充金 属的高度，在一定程度上弥补了前面刻蚀过浅的缺陷。此外，如果检测到刻蚀形成的电极沟槽的间隔线宽及沟槽深度均有 所偏差，则可以综合考虑后，按照半导体分形电容的实际电容值可能的 偏差对研磨时间或研磨速度进行调整，同样可以弥补前面工艺出现偏差 导致的电容值偏离设计值的问题。上述本发明的各个实施例均说明的是由 一层电极组成的半导体分 形电容的制造方法，在本发明的其他实施例中，还可以在本发明前两个 实施例的启发下，对由多层电极组成的半导体分形电容进行制造，其不 仅可以通过改变同 一层电极制造过程中的后续工艺参数来弥补前面工 艺中的偏差，还可以通过后一层电极制造中各工艺参数的改变来弥补前 一层电极制造过程中工艺出现的偏差，并最终确保由多层电极组成的半 导体分形电容的实际电容值与设计值基本相符。本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明， 任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能 的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的 范围为准。
权利要求
1、 一种半导体分形电容的制造方法，其特征在于，包括步骤 提供表面已形成介质层的衬底； 在所述介质层上定义电极图形；根据定义后的图形线宽调整将要进行的刻蚀工艺参数； 按照所述刻蚀工艺参数刻独所述介质层，形成电极沟槽； 在所述电极沟槽内填充金属； 对所述金属进行平坦化处理。
2、 如权利要求1所述的制造方法，其特征在于，根据光刻后的图 形线宽调整将要进行的刻蚀工艺参数，包括步骤当所述图形线宽偏大时，调整刻蚀气体参数以减小刻蚀后形成的电 极沟槽间的间隔线宽；当所述图形线宽偏小时，调整刻蚀气体参数以增大刻蚀后形成的电 才及沟槽间的间隔线宽。
3、 如权利要求2所述的制造方法，其特征在于所述调整刻蚀气 体参数是调整所述刻蚀气体中各气体的比例关系，以改变刻蚀过程中产 生的聚合物的量。
4、 如权利要求1所述的制造方法，其特征在于，根据光刻后的图 形线宽调整将要进行的刻蚀工艺参数，包括步骤当所述图形线宽偏大时，减小刻蚀工艺时间或调整刻蚀气体流量以 减慢刻蚀速率；当所述图形线宽偏小时，延长刻蚀工艺时间或调整刻蚀气体流量以 提高刻蚀速率。
5、 如权利要求l 、 2、 3或4所述的制造方法，其特征在于所述 平坦化处理包括化学机械研磨处理。
6、 如权利要求5所述的制造方法，其特征在于进行化学机械研磨处理之前，还根据刻蚀后的电极沟槽间的间隔线宽对所述化学机械研 磨的工艺参数进行调整。
7、 如权利要求6所述的制造方法，其特征在于，根据刻蚀后的电 极沟槽间的间隔线宽对所述化学机械研磨的工艺参数进行调整，包括步 骤当所述电极沟槽间的间隔线宽偏大时，缩短化学机械研磨处理的时 间或减慢研磨速度；当所述电极沟槽间的间隔线宽偏小时，延长化学机械研磨处理的时 间或加快研磨速度。
8、 如权利要求5所述的制造方法，其特征在于进行化学机械研 磨处理之前，还根据刻蚀后的电极沟槽的深度对所述化学机械研磨的工 艺参数进行调整。
9、 如权利要求8所述的制造方法，其特征在于，根据刻蚀后的电 极沟槽的深度对所述化学机械研磨的工艺参数进行调整，包括步骤当所述电极沟槽的深度偏大时，延长化学机械研磨处理的时间或加 快研磨速度；当所述电极沟槽的深度偏小时，缩短化学机械研磨处理的时间或减 慢研磨速度。
全文摘要
本发明公开了一种半导体分形电容的制造方法，包括步骤提供表面已形成介质层的衬底；在所述介质层上定义电极图形；根据定义后的电极图形的线宽调整将要进行的刻蚀工艺条件；按照所述刻蚀工艺条件刻蚀所述介质层，形成电极沟槽；在所述电极沟槽内填充金属；对所述金属进行平坦化处理。本发明的半导体分形电容的制造方法通过对后续工艺参数的调整，弥补了前步工艺出现的偏差，确保了制造出来的半导体分形电容的实际电容值接近或等于设计值。
文档编号H01L21/02GK101312124SQ200710041100
公开日2008年11月26日 申请日期2007年5月23日 优先权日2007年5月23日
发明者魏秉钧 申请人:中芯国际集成电路制造(上海)有限公司