低导通电阻功率vdmos晶体管的制造方法

专利名称：低导通电阻功率vdmos晶体管的制造方法
技术领域：
本发明涉及一种低导通电阻功率MOS晶体管的制造方法，特别涉及一种低导通电阻功率 VDMOS晶体管的制造方法，它直接应用的领域是VDMOS工艺制造领域。(二) 背景技术目前，功率器件的应用领域非常广泛，可广泛应用于DC-DC变换器、DC-AC变换器、 快速开关变换、继电器、马达驱动等。为了满足各种需要，开发了相应的功率器件1)晶闸 管功率控制容量在1(^W以上，最大工作频率20kHz; 2)功率双极晶体管功率控制容 量达105 W以上，最大工作频率几MH z ; 3)功率MOS晶体管功率控制容量达仅在102 W 以上，最大工作频率可达几十MH z 。由于功率MOS晶体管的工作频率比功率双极晶体管高， 而且它是电压控制器件，其驱动电流(驱动功率)非常之小，使得其驱动电路比功率双极晶 体管的简单得多，因而使功率MOS晶体管，特别是功率VDMOS晶体管(以下简称VDMOS 管)，更加得到广泛应用。随着整机向小型化、轻量化方向迅猛发展，要求功率VDMOS管的输出功率更大，但自 身的功耗要更小，这就要求其导通电阻必须更小，因此，降低导通电阻已经成为功率VDMOS 管研制的关键问题。常规VDMOS管的结构如图1所示。它的工艺制作步骤主要为1)在 N+硅片上生长N"外延层，再生长氧化层，通过光刻刻出P区即P阱区；2)扩散硼，形成P 阱，光刻有源区，进行栅氧化、淀积多晶硅、掺杂光刻多晶硅，形成多晶硅栅区；3)再光刻 源区，源区注入磷或砷，淀积二氧化硅；4)退火增密，形成VDMOS的源区，5)光刻引线 孔、溅射硅铝、光刻引线、合金、钝化、光刻钝化孔。在此种VDMOS管中，源区表面边界 到『外延层表面边界的距离就是VDMOS管的沟道长度，其上面通过多晶硅栅控制。当多晶 硅栅加正电压达到其开启电压时，VDMOS管的源、漏之间加一电压(一般是源端S为正， 漏端D为负)，VDMOS管导通，电流通过沟道水平流到外延层上，纵向向下流过外延层和 W硅片，到达硅片底部的漏端D。为了提高VDMOS管的耐压，减少漏电，在VDMOS元胞 源区的中间留出一个区域，进行P+扩散，形成一个P+接触区。如图1所示，通常，VDMOS管的导通电阻除源漏两端的金属接触电阻之外，还包含四 部分的电阻沟道电阻R1、正对栅极靠近栅极的N"外延区域电阻R2、正对栅极靠近N"衬 底的1ST型外延区域电阻R3、 W衬底电阻R4。目前，金属接触电阻、R4已经是降到很小了， 没有多少潜力可挖掘，对导通电阻降低的方法通常是针对R2、 R3进行。专利文献l "可降低 导通电阻的功率半导体结构及其制造方法"(申请号200510120247.8)提出了一种利用具倾 斜注入角度将杂质注入到正对栅又靠近的N型外延区域，从而达到降低电阻R2的目的。尽 管与在多晶硅结构形成之前直接杂质降低R2相比，它对沟道的阈值电压、VDMOS管击穿的 影响相对小一些，但是对降低R2仍然有限。专利文献2"降低高功率晶体管导通电阻的方法" (申请号02122490.0)提出了采用双外延的方法，通过过渡层结构来降低正对栅靠近N+衬 底的『外延区域电阻R3。由于是整层的浓度增加，造成VDMOS管正对源端下面的P阱与 漏端的耗尽层无法展宽，使VDMOS击穿电压大幅降低，因此，它对降低R3是相当有限的。
发明内容本发明所要解决的技术问题是提出一种低导通电阻功率VDMOS晶体管的制造方法，其 技术方案是从降低两个VDMOS元胞之间正对漏端通道的导通电阻R3入手，在满足VDMOS 管耐压的情况下，在W硅片上的第一层N"外延层中的VDMOS管栅(即两个VDMOS元胞 之间)的正下方的区域，增加一个重掺杂N1K，从根本上直接降低导通电阻R3，达到降低 VDMOS导通电阻的目的。本发明的结构如图2所示。为实现上述目的，本发明的一种低导通电阻功率VDMOS晶体管的制造方法，其步骤包括-(1) 在W硅片上生长厚度为4~5 u m的IsT外延层；(2) 生长一厚度为950 1050nm的SiO2层，光刻，刻出需要形成N"区的区域；生长薄 氧化层，套刻需要形成^区的区域，砷离子注入；(3) 去胶，在1100-1200 。C下高温退火推结，形成所需要的N1S域；(4) 在所述已具有N"区域的硅片上进行第二次外延，生长一层常规VDMOS晶体管制 造所需的『外延层；按常规VDMOS晶体管的制造工艺，进行常规功率VDMOS晶体管的 制作。所述按常规VDMOS晶体管的制造工艺，进行常规功率VDMOS晶体管的制作的方法包括(1) 在所述已进行了第二次外延的硅片上生长厚度为750~950 nm的Si02层；光刻P+环区，腐蚀掉该区域的Si02层；离子注入硼；去胶；(2) 在950~1050 'C下高温退火，进行硼推结，形成VDMOS晶体管的隔离环；光刻有 源区；生长厚度为100~120 nm的栅氧层；采用LPCVD法，淀积厚度为500~600 nm的多晶 硅层，多晶硅掺杂；光刻，形成VDMOS晶体管的多晶硅栅区；(3) 套刻有源区，离子注入硼；在850~950 。C下高温退火，进行硼推结，形成VDMOS 晶体管的P阱区；套刻VDMOS晶体管的源区，注入磷；再次套刻VDMOS晶体管源区的中 间区域，注入硼；采用LPCVD法，淀积厚度为400-500 nm的Si02层；(4) 在850~950 'C下高温增密，形成VDMOS晶体管的源区及其P+接触区；光刻引线 孔，腐蚀Si02,去胶；溅射厚度为1-1.2 nm的硅铝层；(5) 光刻引线，腐蚀硅铝，形成VDMOS晶体管的源极和栅极；钝化；光刻键合孔，腐
蚀Si02，去胶；(6) ^硅片的底部经过背面金属化处理，形成VDMOS管的漏极。 有益效果本发明是从VDMOS管纵向结构电流流过的纵向路径考虑，在N"硅片上的第一层N"外延 层中的VDMOS管栅(即两个VDMOS元胞之间)的正下方的区域，增加一个重掺杂^区， 其大小与VDMOS元胞之间的距离一致。本发明的工艺思路采用双外延的方法来实现，第一 次外延是为实现在VDMOS栅(即两个VDMOS元胞之间)的正下方形成重掺杂W区，第二 次外延是为制作常规VDMOS管所需的外延层。它从根本上直接降低导通电阻R3，实现了降 低VDMOS导通电阻的目的，在保证耐压的情况下，大大降低了 VDMOS管的纵向通道上的 导通电阻。以VDMOS管栅(即两个VDMOS元胞之间)的正下方的区域按8 u mH十算，对 于1A、击穿电压100V的VDMOS管，其导通电阻比常规方法制备的VDMOS管的导通电阻 降低20%以上。本发明有效地解决了 VDMOS工艺制造领域中功率VDMOS管的导通电阻难 于降低的瓶颈问题。(四)


图1为通用的功率VDMOS晶体管的剖面结构图； 图2本发明的功率VDM0S晶体管的剖面结构图； 图3为本发明的N+硅片的剖面示意图； 图4为图3硅片在N"外延后的剖面示意图；图5为图4硅片进行了W区光刻、注入砷、推进后的剖面示意图； 图6为图5硅片进行了第二次外延的剖面示意图；图7为图6硅片生长了一次厚氧化层、光刻P+环、硼注入、高温硼推结后的剖面示意图。 图8为图7硅片进行了有源区光刻、栅氧化、氮化硅淀积、多晶硅淀积后的剖面示意图。 图9为图8硅片进行了硼注入、推进、光刻源区、磷注入、SiCh淀积、增密后的剖面示 意图；图10为图9硅片进行了光刻引线孔、硅铝溅射、光刻引线、合金、钝化后的剖面示意图。
具体实施方式
本发明的具体实施方式
不仅限于下面的描述。下面结合附图对本发明方法加以进一步说明。本发明的低导通电阻功率VDMOS晶体管的制造方法，其步骤包括 1.准备4英寸、电阻率0.0008-0.002Q'cm、厚度400-450u m的P型<100>晶向的硅单 晶作为TvT硅衬底片l，如图3所示。清洗后，在N^圭片上生长厚度为4 5lxm的外延层2， 如图4所示，其电阻率根据具体的VDMOS管的击穿电压确定。对于100V击穿的VDMOS
管，电阻率通常选5 7Q"m。2. 清洗后，生长厚度为950-1050 nm的Si02层；光刻所需的N"区，清洗后，生长厚度 为10-15 nm的Si02层;套刻所需N+区，离子注入砷，能量为100keV，剂量为4.0X 1015~8.0 X1015/cm2。3. 用硫酸与硝酸的混合液(硫酸硝酸=3: 1)在80-100。C下去胶；清洗，在1150。C下， 高温推进，时间为4-5h;用常规的Si02腐蚀液漂掉表面的Si02层，形成所需要的W区域3，如图5所示。4. 清洗，在所述已具有lsT区域的硅片上进行第二次外延，生长一层常规VDMOS晶体 管制造所需的N"外延层4，如图5所示。第二次外延层4的厚度和电阻率根据VDMOS管的 击穿电压具体确定，通常，对于100V击穿的VDMOS管，电阻率为5 7Q'cm，厚度为10-12 y m。在上述四步工艺步骤完成后，以下就按常规VDMOS管的制造工艺，进行功率VDMOS 管的制作，其步骤包括(l)清洗，氧化生长厚度为750-950 nmSi02层5，如图7所示；光刻？+环和源端的？+ 区，用Si02腐蚀液腐蚀掉该区域的Si02，不去胶；高剂量的硼注入，能量为60keV，剂量为 4.0X1015~5.0X1015/cm2;在80-100。C下，用硫酸与硝酸的混合液(硫酸:硝酸=3: 1)去胶。 (2)清洗，在1000'C下进行硼推结，时间30min ，形成源端的高硼区6，同时生长一层 60-70nm的SiO2层，如图7所示；光刻有源区，用Si02腐蚀液腐蚀掉该区域的Si02，去胶； 清洗，进行栅氧化，栅氧化层的厚度为100 120nm; LPCVD法淀积厚度为500~600 nm的多 晶硅层;光刻多晶硅，形成VDMOS管的多晶硅栅区7，如图8所示。(3) 套刻有源区，离子注入硼，能量为60keV，剂量为4.0Xl(^ 4.5X10力cm2，然后 在80-12(TC用硫酸与双氧水的混合液(硫酸双氧水=4: 1)去胶；清洗，在卯(TC下推进， 时间30 min (通氧气保护)，在105(TC下推进(通氮气保护)，时间180 min;套亥ij VDMOS 管的源区，离子注入磷，能量为100keV，剂量为4.0X10" 8.0X10"/cm、用硫酸与硝酸的 混合液在80-10(TC下(硫酸硝酸=3: 1)去胶；套刻VDMOS管源区的硼接触区，离子注 入硼，能量为60keV，剂量为1.0X1015~2.0X1015/cm2，在80 10(TC下用硫酸与硝酸的混合 液(硫酸硝酸=3: 1)去胶；清洗，LPCVD法淀积厚度为400 500nm的SiO2层。(4) 清洗，在90(TC下增密(通氮气保护)，时间60 min，形成VDMOS管的源区S 8 及其P+接触区9，如图9所示；光刻引线孔，用Si02腐蚀液腐蚀Si02，去胶；清洗，溅射厚 度为1-1.2pm的硅铝层。(5) 光刻引线，腐蚀硅铝，去胶，形成VDMOS管的源极S和栅极G;清洗，APCVD 法淀积厚度为1000 1200nm的SiO2钝化层；光刻键合孔，干法腐蚀Si02,去胶。(6) N+硅片的底部经过背面金属化处理，形成VDMOS管的漏极D。
至此，VDMOS管的制备完毕，VDMOS管源的铝电极10，如图10所示。 本发明方法中的套刻是指进行常规光刻工序中的涂胶、前烘、曝光、显影、坚膜等步骤， 但不进行腐蚀、去胶步骤。本发明方法中的单项工艺技术，如LPCVD法、APCVD法、外延、 氧化、光亥U、溅射硅铝、Si02的干法/湿法腐蚀、硅铝的腐蚀、去胶、清洗等均为本领域技术 人员常规技术，也不是本发明方法的主题，在此不再详述。
权利要求
1.一种低导通电阻功率VDMOS晶体管的制造方法，其特征在于，该方法步骤包括(1)在N+硅片上生长厚度为4～5μm的N-外延层；(2)生长厚度为950～1050nm的SiO2层，光刻，刻出需要形成N+区的区域；生长薄氧化层，套刻需要形成N+区的区域，砷离子注入；(3)去胶，在1100～1200℃下高温退火推结，形成所需要的N+区域；(4)在所述已具有N+区域的硅片上进行第二次外延，生长一层常规VDMOS晶体管制造所需的N-外延层；按常规VDMOS晶体管的制造工艺，进行常规功率VDMOS晶体管的制作。
2. 根据权利要求1所述的一种低导通电阻功率VDMOS晶体管的制造方法，其特征在于 所述按常规VDMOS晶体管的制造工艺，进行常规功率VDMOS晶体管的制作的方法包括(1) 在所述己进行了第二次外延的硅片上生长厚度为750 950 nm的Si02层；光刻P+ 环区，腐蚀掉该区域的Si02层；离子注入硼；去胶；(2) 在950~1050 'C下高温退火，进行硼推结，形成VDMOS晶体管的隔离环；光刻有 源区；生长厚度为100~120 nm的栅氧层；采用LPCVD法，淀积厚度为500~600 nm的多晶 硅层，多晶硅掺杂；光刻，形成VDMOS晶体管的多晶硅栅区；(3) 套刻有源区，离子注入硼；在850 950 'C下高温退火，进行硼推结，形成VDMOS 晶体管的P阱区；套刻VDMOS晶体管的源区，注入磷；再次套刻VDMOS晶体管源区的中 间区域，注入硼；采用LPCVD法，淀积厚度为400 500 nm的Si02层；(4) 在850~950 'C下高温增密，形成VDMOS晶体管的源区及其P+接触区；光刻引线 孔，腐蚀Si02，去胶；溅射厚度为1-1.2 pm的硅铝层；(5) 光刻引线，腐蚀硅铝，形成VDMOS晶体管的源极和栅极；钝化；光刻键合孔，腐蚀Si02，去胶；(6) N+硅片的底部经过背面金属化处理，形成VDMOS管的漏极。
全文摘要
本发明涉及一种低导通电阻功率VDMOS晶体管的制造方法。该方法是从降低两个VDMOS元胞之间正对漏端通道的导通电阻入手，在满足VDMOS管耐压的情况下，在N⁺硅片上的第一层N^-外延层中的VDMOS晶体管栅(即两个VDMOS元胞之间)的正下方的区域，增加一个重掺杂N⁺区，从根本上直接降低了导通电阻，实现了降低VDMOS晶体管导通电阻的目的。本发明有效地解决了VDMOS工艺制造领域中功率VDMOS晶体管的导通电阻难于降低的瓶颈问题。
文档编号H01L21/336GK101150069SQ200710092960
公开日2008年3月26日 申请日期2007年11月9日 优先权日2007年11月9日
发明者冯志成, 刘玉奎, 张正元, 胡明雨, 纯 郑 申请人:中国电子科技集团公司第二十四研究所