专利名称：改进的静电放电保护电路的制作方法
技术领域：
本发明涉及一种静电放电保护电路。
背景技术：
大多数静电放电保护电路(ESD protection circuit)的设计方案是使它通过接地管脚放电，这样可在其他管脚和接地管脚之间方便的添加ESD器件。但是，传统的ESD器件不能添加到对地为负电压的管脚上，因为这样会在ESD器件中地管脚与该负电压管脚之间产生寄生P-N结。正常工作时，该寄生P-N结是正偏压的，从而产生漏电流。而在集成电路(IC)中，通常禁止触发寄生的PNP管和大的漏电流来防止电路发生故障甚至损坏。即使这种大的漏电流可以接受，该管脚的电压仍然会使二极管正偏，从而此管脚的电压会被钳制，不能低于二极管的正向导通压降(通常为0.3V)。所以此管脚的最低输入则约为-0.3V，不能输入更低的电压至芯片，这限制了芯片的应用。所以，对接地管脚放电的ESD器件不能应用于作为对地电压为负的负电压输入管脚上的静电保护器件。
相应地，可以采用对VDD放电的ESD设计方案。大多数对VDD放电的ESD采用PMOS作为主要的放电器件。然而，作为第一级ESD保护电路，PMOS不如NMOS易被触发。NMOS具有寄生的NPN。在静电放电过程中，漏极与P型衬底(p-sub)之间的P-N结首先被击穿。随后，寄生NPN的基极电位上升，使得P型衬底(p-sub)与NMOS源极间的P-N结正偏，这样，就触发了寄生的NPN。最后，静电经过该触发的寄生NPN而放电。但是，对于PMOS而言，其寄生的双极型器件是PNP。PNP很难被触发，因为在通常CMOS工艺中，同等基区宽度条件下寄生PNP的电流增益通常低于寄生NPN。
图1，2，3示出了现有的几种静电放电保护电路。
图1所示为现有技术中采用栅驱动的ESD保护电路，采用PMOS作为主要的ESD放电器件。该电路包括内部电路，电源到地的泄放电路，两个电阻R1和R2，PMOS管MP，一个电容C，DP是MP的寄生二极管，D1是CMOS集成电路中阱(well)和衬底(substrate)形成的处于电源和地之间的寄生二极管。ESD保护电路连接在电源VDD和地GND之间；电阻R1一端接电源，一端连接MP的栅极，电阻R2连接于输入管脚和内部电路之间，MP源极接电源VDD，漏极接输入管脚，电容C一端接MP的栅极，一端接输入管脚。
PMOS不像NMOS那样具有寄生的NPN，而是具有寄生的PNP。我们知道，触发PMOS中寄生的PNP要比触发NMOS中寄生的NPN困难得多。低电流时，NPN的增益比PNP的增益高一个数量级，触发NPN比触发PNP容易。虽然采用栅驱动的结构可以在一定程度上提供触发帮助，但是仅仅使用栅驱动的方法是不够的，特别是对于负电压输入管脚的情况，因为只有一条对VDD管脚的放电路径，而没有对地管脚的放电路径。
采用栅驱动和衬底驱动的方法都可以改进MOS ESD保护电路，两者相比，图3所示的衬底驱动电路比图1所示的栅驱动电路更为有效。但通常衬底驱动电路中需要添加额外的检测电路，这样将会增大芯片的尺寸。对一个具有多管脚的芯片来说，芯片的尺寸将会增加很多。
发明内容
本发明要解决的技术问题是提供一种设计简单，芯片面积小的静电放电保护电路。
为了解决上述技术问题，本发明提供了一种改进的静电放电保护电路，当一静电电压在一第一节点和一第二节点之间产生时，提供至一第一节点至第二节点的静电放电路径，包括一PMOS管、一电阻R1和一二级管D，其中所述PMOS管漏极连接至所述第一节点，其源极连接至所述第二节点，其栅极通过电阻R1连接至所述第二节点，所述二级管D正极连接至所述第一节点，负极连接至所述第二节点，其特征在于所述PMOS管其衬底连接至其栅极。
进一步地，上述静电放电保护电路还可具有以下特点所述第二节点为一高电位VDD电源总线，所述第一节点为一对地为负的电压输入端。
进一步地，上述静电放电保护电路还可具有以下特点所述电路进一步包含一电容C，连接至所述PMOS管的栅极和所述第一节点之间。
进一步地，上述静电放电保护电路还可具有以下特点所述电路进一步包含一电阻R2，所述第一节点通过该电阻R2连接至内部电路。
进一步地，上述静电放电保护电路还可具有以下特点如果所述内部电路为MOS管的栅极输入，还需在MOS管的栅极上并联一个到地的反向二极管。
进一步地，上述静电放电保护电路还可具有以下特点所述电路进一步包含一第三节点GND，所述第二节点为为一高电位VDD电源总线，所述第二节点和第三节点之间包含一电源VDD到地GND的静电放电保护电路，所述内部电路连接在所述第二节点和第三节点之间。
进一步地，上述静电放电保护电路还可具有以下特点所述PMOS管基于标准CMOS工艺制作。
本发明提出一种改进的静电放电保护电路，当一静电电压在一第一节点和第二节点之间产生时，提供一第一节点至第二节点的静电放电路径，包括一NMOS管、一电阻R1和二级管D，其中所述NMOS管漏极连接至所述第一节点，其源极连接至所述第二节点，其栅极通过电阻R1连接至所述第二节点，所述二级管D正极连接至所述第二节点，负极连接至所述第一节点，其特征在于所述NMOS管其衬底连接至其栅极。
进一步地，上述静电放电保护电路还可具有以下特点所述第二节点为地GND。
进一步地，上述静电放电保护电路还可具有以下特点所述电路进一步包含一电容C，连接至所述NMOS管的栅极和所述第一节点之间。
进一步地，上述静电放电保护电路还可具有以下特点所述电路进一步包含一电阻R2，所述第一节点通过该电阻R2连接至内部电路，所述第一节点为电压输入端。
进一步地，上述静电放电保护电路还可具有以下特点如果所述内部电路通过MOS管的栅极输入，还需在MOS管的栅极上并联一个到地的反向二极管。
进一步地，上述静电放电保护电路还可具有以下特点所述电路进一步包含一第三节点电源VDD，所述第二节点为地GND，所述第三节点和第二节点之间包含一电源到地的静电放电保护电路，所述内部电路连接在所述第二节点和第三节点之间。
进一步地，上述静电放电保护电路还可具有以下特点所述第一节点为一高电位VDD电源总线。
进一步地，上述静电放电保护电路还可具有以下特点所述NMOS管基于标准CMOS工艺制作。
本发明提出的ESD保护电路通过利用寄生器件实现衬底驱动，首先通过改变连接方式在满足功能的同时省去了复杂的检测电路，其次，通过增大电阻R1的阻值来达到复杂工艺N阱的效果，相应地，本发明的NMOS和PMOS就可以采用标准工艺，而不是复杂的N阱工艺，从而简化了ESD保护电路的设计，同时节省了芯片的尺寸。
图1为现有技术中采用的ESD保护电路一。
图2为现有技术中采用的ESD保护电路二。
图3为现有技术中采用的ESD保护电路三。
图4为本发明实施例一用于负电压输入管脚的ESD保护电路1示意图。
图5为本发明实施例二用于负电压输入管脚的ESD保护电路2示意图。
图6为本发明实施例三用于普通电压输入管脚的ESD保护电路3示意图。
图7为本发明实施例四用于普通电压输入管脚的ESD保护电路4示意图。
图8为本发明实施例五用于电源钳位的ESD保护电路5示意图。
图9为本发明实施例六用于电源钳位的ESD保护电路6示意图。
图10为本发明实施例六所示电路静电放电过程中的衬底电流曲线示意图。
具体实施例方式
下面将结合附图及实施例对本发明的技术方案进行更详细的说明。
本发明实施例一和实施二中采用PMOS管作为主要的放电器件，其所示电路可用作负电压输入管脚的ESD保护电路，但并不限于负电压输入管脚。
实施例一图3所示衬底驱动的方案可以进行简化，以与标准CMOS工艺相兼容。如果采用图4所示的ESD MOS的衬底与栅极相连，就不需要检测电路。
与栅驱动结构类似，当从VM到VDD的ESD负脉冲出现时，由于MP寄生的大电容Cgd(MP的栅漏极间电容)的存在，MP的衬底(body)将被耦合低(相对VDD的电压而言，即比VDD的电压低，更接近VM的电压)。同时MP的衬底处产生流出MP衬底的电流。这种衬底偏置电流将流过体电阻，并在其上产生压降。如果压降大于触发寄生的PNP所需的VBE正偏压值，寄生PNP就会被触发，静电就会通过PNP的导通而释放。所以，与相同芯片大小的只有栅驱动的ESD保护电路相比，具有衬底驱动的ESD保护电路将会有更大的二次击穿电流It2，并且静电放电保护功能更强。对于下文中采用NMOS的其它实施例也是类似的。
图4所示为本发明实施例一用作负输入电压管脚的静电保护的ESD保护电路1，包括电阻R1和R2，PMOS管MP和二极管D，还包括一电源VDD到地GND的ESD保护电路。其中，所述电阻R1一端连接至所述MP的栅极，另一端连接至电源VDD；所述电阻R2一端连接至内部电路，另一端与一电压输入端VM相连，MP源极接电源VDD，漏极接VM，其栅极与衬底相连；二极管D正极接VM，负极接电源VDD。
本电路既包含了栅驱动，也包含了衬底驱动，该电路中，在任意两个管脚之间既可能产生ESD的正脉冲，也可能产生ESD负脉冲，其中从VM到VDD的ESD产生正脉冲时，VM的电压高于VDD电压，静电将通过二极管D释放(二极管D正偏)；VM和VDD之间产生ESD负脉冲时，VM的电压低于VDD电压，静电将通过具有栅驱动和衬底驱动的MP的击穿释放。
从VM到GND产生ESD正脉冲时，静电将通过正偏的二极管D和VDD与GND之间的ESD保护电路释放；产生从VM到GND的ESD负脉冲时，静电将通过VDD与GND之间的ESD保护电路的正偏的寄生体二极管和MP的击穿释放。
R2为限制流入内部电路电流的二级ESD器件，如果内部电路为MOS的栅极输入，还需在MOS的栅极上并联一个到地的反向二极管来防止CDM(Charged Device Model带电器件模型)测试中的快速ESD脉冲。
与图3相比，图4所示电路具有两大优点一方面图4所示电路去掉了复杂的检测电路部分。通过改变MP衬底的连接方式，图4所示电路利用了寄生的Cgd电容更简单的实现了触发MP衬底电流的效果。更不是如图3中靠检测电路来驱动一个MOS器件导通来实现。对于如ESD情况中几纳秒到几百纳秒的快速脉冲而言，寄生的Cgd会帮助维持MP衬底的电压接近VM的电压，对Cgd充电的过程将形成流出衬底的电流。这一电流将有助于提高MP的ESD泻放能力。这一增强特性已为前人证明。此电路另一优点是不需要图3所示的电路所需要的产生n阱的复杂工艺。N阱的作用主要是增大ESD MOS的衬底电阻。在本发明采用增大R1的方法将获得与使用复杂n阱工艺同样的效果。上述特点对于其它实施例也是相同的。
实施例二在图4所示ESD保护电路1的基础上，在MP的栅极和VM之间添加了一个电容C，如图5所示，得到用于负输入电压管脚的ESD保护电路2。
在ESD保护电路2中，C的增加一方面与现有技术(图1)相同，会增加静电释放时MP的漏极和栅极间的耦合电压；另一方面由于在VDD和VM之间出现一个快速的ESD脉冲电压时，需先对电容C充电(电容C的初始电压为零)，一部分充电电流会从MP的N阱中流出，C的增加还会增加从MP的N阱中向外流出的电流，后者能增强MP管的ESD放电能力。
ESD保护电路2其静电放电时电路工作情况与ESD保护电路1相同，只是电容C会进一步增强MP的放电能力，具体如下从VM到VDD的ESD产生正脉冲时，VM的电压高于VDD电压，静电将通过二极管D释放(二极管D正偏)；VM和VDD之间产生ESD负脉冲时，VM的电压低于VDD电压，静电将通过具有栅驱动和衬底驱动的MP的击穿释放。
从VM到GND产生ESD正脉冲时，静电将通过正偏的二极管D和VDD与GND之间的ESD保护电路释放；产生从VM到GND的ESD负脉冲时，静电将通过VDD与GND之间的ESD保护电路的正偏的寄生体二极管和MP的击穿释放。
本发明实施例三，实施例四，实施例五，实施例六采用NMOS管作为主要放电器件，用于普通电压输入管脚即正电压输入管脚的ESD保护电路。
实施例三图6所示为本发明实施例二用于普通输入电压管脚的ESD保护电路3，包括电阻R1和R2，NMOS管MN和二极管D。电阻R1一端连接至MN栅极，另一端接地GND；MN漏极连接至一电压VI，源极接地GND，其栅极与衬底相连，VI通过所述电阻R2连接至内部电路，二极管D正极接地GND，负极接电压VI，电源和地之间还接有一个ESD保护电路。
当VI到GND产生ESD正脉冲时，静电将通过反向击穿MN来释放静电；当产生从VI到GND的ESD负脉冲时，静电将通过二极管D的正向导通来释放静电。当VI到VDD产生ESD正脉冲时，静电将通过反向击穿MN和正向导通电源到地ESD保护电路中的寄生二极管来释放静电；当产生从VI到VDD的ESD负脉冲时，静电将反向击穿电源到地ESD保护电路和正向导通二极管D的来释放静电。
R2为限制流入内部电路电流的二级ESD器件，如果内部电路为MOS的栅极输入，还需在MOS的栅极上并联一个到地的反向二极管来防止CDM(Charged Device Model带电器件模型)测试中的快速ESD脉冲。
实施例四在图6所示ESD保护电路的基础上，在MN的栅极和电压输入端VI之间添加了一个电容C，如图7所示，得到用于普通输入电压管脚的ESD保护电路4。
ESD保护电路4的静电释放过程基本和ESD保护电路3相同，但电容C会有助于增强MN的ESD放电能力。当VI到GND产生ESD正脉冲时，静电将通过反向击穿MN来释放静电；当产生从VI到GND的ESD负脉冲时，静电将通过二极管D的正向导通来释放静电。当VI到VDD产生ESD正脉冲时，静电将通过反向击穿MN和正向导通电源到地ESD保护电路中的寄生二极管来释放静电；当产生从VI到VDD的ESD负脉冲时，静电将反向击穿电源到地ESD保护电路和正向导通二极管D的来释放静电。
实施例五将图6所示电路中的电阻R2，内部电路和电源到地的ESD保护电路去掉，所述电压输入端接电源VDD，如图8所示，得到本发明一种用于电源钳位的ESD保护电路5。
对于ESD保护电路5，当VDD到GND产生ESD正脉冲时，静电将通过反向击穿MN来释放静电；产生从VDD到GND的ESD负脉冲时，静电将通过二极管D的正向导通来释放静电。
实施例六在图8所示电路的基础上，在MN的栅极和电源VDD之间添加了一个电容C，如图9所示，得到本发明用于电源钳位的ESD保护电路6。
VDD到GND产生ESD正脉冲时，静电将通过反向击穿MN来释放静电；产生从VDD到GND的ESD负脉冲时，静电将通过二极管D的正向导通来释放静电。当MN反向击穿时，电容C将有助于增加注入到MN衬底的电流，此电流将增强MN的ESD泻放能力。
同采用栅驱动结构相比，采用衬底驱动结构能显著提高ESD的静电放电能力。实验与相关报告表明，当栅极电压过高时，栅驱动NMOS的静电放电能力将显著降低。实验中，当栅极偏压大于0.3V时二次击穿电流It2就会降低。对于人体模型(HBM)，ESD耐受电压大约是1.5KΩ乘It2。但是，对于衬底驱动的结构，只要衬底偏置电流增加It2就会增加。
对图9所示电路，如果C＝20pF，R＝30KΩ，则MN的尺寸为L＝1U，W＝20U，M＝20，ESD脉冲宽度为几百纳秒(ns)，器件的击穿电压大约为14V。可以获得如图10所示的ESD脉冲下的衬底电流响应。衬底电流可以骤升至3到5mA。该衬底电流将使It2增大，这样，静电放电能力就提高了。对于图6，图7，图8所示电路，其原理类似，都是通过衬底电流的增加提高了静电放电能力。
图8，图9所示电路也可作为图4，图5，图6，图7中的电源到地的ESD保护电路，该ESD保护电路不限于图8，图9所示电路，现有技术中的ESD保护电路也适用。
本发明提出的一种利用寄生器件实现衬底驱动的ESD保护电路，首先通过改变连接方式在满足功能的同时省去了复杂的检测电路，其次，通过增大电阻R1的阻值来达到复杂工艺N阱的效果，相应地，本发明的NMOS和PMOS就可以采用标准工艺，而不是复杂的N阱工艺，从而简化了ESD保护电路的设计，同时节省了芯片的尺寸。
当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
权利要求
1.一种改进的静电放电保护电路，当一静电电压在一第一节点和一第二节点之间产生时，提供至一第一节点至第二节点的静电放电路径，包括一PMOS管、一电阻R1和一二级管D，其中所述PMOS管漏极连接至所述第一节点，其源极连接至所述第二节点，其栅极通过电阻R1连接至所述第二节点，所述二级管D正极连接至所述第一节点，负极连接至所述第二节点，其特征在于所述PMOS管其衬底连接至其栅极。
2.如权利要求1所述的静电放电保护电路，其特征在于所述第二节点为一高电位VDD电源总线，所述第一节点为一对地为负的电压输入端。
3.如权利要求1或2所述的静电放电保护电路，其特征在于所述电路进一步包含一电容C，连接至所述PMOS管的栅极和所述第一节点之间。
4.如权利要求1或2所述的静电放电保护电路，其特征在于所述电路进一步包含一电阻R2，所述第一节点通过该电阻R2连接至内部电路。
5.如权利要求4所述的静电放电保护电路，其特征在于如果所述内部电路为MOS管的栅极输入，还需在MOS管的栅极上并联一个到地的反向二极管。
6.如权利要求4所述的静电放电保护电路，其特征在于所述电路进一步包含一第三节点GND，所述第二节点为为一高电位VDD电源总线，所述第二节点和第三节点之间包含一电源VDD到地GND的静电放电保护电路，所述内部电路连接在所述第二节点和第三节点之间。
7.如权利要求1所述的静电放电保护电路，其特征在于所述PMOS管基于标准CMOS工艺制作。
8.一种改进的静电放电保护电路，当一静电电压在一第一节点和第二节点之间产生时，提供一第一节点至第二节点的静电放电路径，包括一NMOS管、一电阻R1和二级管D，其中所述NMOS管漏极连接至所述第一节点，其源极连接至所述第二节点，其栅极通过电阻R1连接至所述第二节点，所述二级管D正极连接至所述第二节点，负极连接至所述第一节点，其特征在于所述NMOS管其衬底连接至其栅极。
9.如权利要求8所述的静电放电保护电路，其特征在于所述第二节点为地GND。
10.如权利要求8或9所述的静电放电保护电路，其特征在于所述电路进一步包含一电容C，连接至所述NMOS管的栅极和所述第一节点之间。
11.如权利要求8或9所述的静电放电保护电路，其特征在于所述电路进一步包含一电阻R2，所述第一节点通过该电阻R2连接至内部电路，所述第一节点为电压输入端。
12.如权利要求11所述的静电放电保护电路，其特征在于如果所述内部电路通过MOS管的栅极输入，还需在MOS管的栅极上并联一个到地的反向二极管。
13.如权利要求11所述的静电放电保护电路，其特征在于所述电路进一步包含一第三节点电源VDD，所述第二节点为地GND，所述第三节点和第二节点之间包含一电源到地的静电放电保护电路，所述内部电路连接在所述第二节点和第三节点之间。
14.如权利要求8或9所述的静电放电保护电路，其特征在于所述第一节点为一高电位VDD电源总线。
15.如权利要求8所述的静电放电保护电路，其特征在于所述NMOS管基于标准CMOS工艺制作。
全文摘要
本发明提供了一种改进的静电放电保护电路，当一静电电压在一第一节点和一第二节点之间产生时，提供至一第一节点至第二节点的静电放电路径，包括一PMOS管、一电阻R1和一二极管D，其中所述PMOS管漏极连接至所述第一节点，其源极连接至所述第二节点，其栅极通过电阻R1连接至所述第二节点，所述二极管D正极连接至所述第一节点，负极连接至所述第二节点，所述PMOS管其衬底连接至其栅极；所述PMOS也可使用NMOS管代替，此时电路中所述二极管D正极连接至所述第二节点，负极连接至所述第一节点，所述NMOS管其衬底连接至其栅极。本发明所述电路相对现有技术，省去了复杂的检测电路，本发明的NMOS和PMOS可以采用标准工艺，而不是复杂的N阱工艺。
文档编号H01L23/60GK101039027SQ20071009905
公开日2007年9月19日 申请日期2007年5月10日 优先权日2007年5月10日
发明者王钊, 尹航 申请人:北京中星微电子有限公司