专利名称：用于高电压场效应晶体管的栅蚀刻工艺的制作方法
技术领域：
本发明涉及用于制作高电压场效应晶体管的半导体工艺. 背景技术高电压场效应晶体管(HVFET)在半导体领域中是公知的.许多 HVFET采用包括延伸漏极区(extended drain region)的器件结构， 该延伸漏极区在器件处于"截止"状态时支持或阻挡所施加的高电压 (例如，几百伏特).在常规的垂直HVFET结构中，半导体材料平台 (mesa)形成在导通状态下用于电流流动的该延伸漏极或漂移区.沟 槽栅极结构形成于基板顶部附近，邻近设置体区的该平台的側壁区. 施加适当的电压电势至栅极导致沿体区的垂直側壁部分形成导电通 道，使得电流会垂直地流过该半导体材料，即，从设置源极区的基板 顶面向下至漏极区所在的基板底部，
在附图的图示中示例性地而非限制性地说明本发明，附图中 图1A说明在制作工艺中在基板上形成外延层的初始步骤之后的垂直HVFET的示例性截面图.图1B说明在形成硅平台的垂直沟槽蚀刻之后的困IA的示例性器件结构.图1C说明在平台側壁上形成介电层和使用多晶硅填充沟槽剩余 部分之后图IB的示例性器件结构.图1D说明掩蔽硅基板顶面之后困IC的示例性器件结构.图1E说明形成栅极沟槽之后图ID的示例性器件结构.图1F说明除去栅极沟槽中覆盖平台側壁的氧化物之后困IE的示 例性器件结构.图1G说明除去掩蔽层、形成平台側壁的薄栅极氣化物并且随后填 充栅极沟槽之后图IF的示例性器件结构.图1H以透视图说明图1G的示例性器件结构，该透视图示出了与
沟槽栅极结构有关的场板(field plate)。图ll说明形成源极区和体区之后困1H的示例性器件结构。
具体实施方式
在下述描述中，阐述了具体细节，例如材料类型、尺寸、结构特 征、工艺步骤等，以便提供对本发明的彻底理解.然而，所属技术领 域的普通技术人员将会理解，实践本发明可以不需要这些具体细节，应该理解，图中的元件是代表性的，为了清楚而未按比例绘制. 还要理解，尽管披露了 N沟道HVFET器件的制作方法，但是通过对所 有所示掺杂区使用相反的导电类型也可以制作P沟道HVFET,此外，尽 管图中看上去示出了单个器件，但是技术人员将会理解，这些晶体管 结构一般是以重复、叉指、或其他复制方式来制作.换言之，通过图 1A-1I中各种示例工艺步稞制作所示的垂直HVFET器件结构的方法， 可以用于构造具有多个平行布置或复制区域的器件.图1A说明在制作工艺中在N+掺杂硅基板11上形成N型半导体材 料的外延层12的初始步骤之后垂直HVFET的示例性截面图.在一个实 施例中，外延层12具有约15Mm至120um厚的垂直厚度，N+基板11重掺杂以最小化其对流经其至漏电极的电流的电阻，该漏电极位于成 品器件的基板底部上。外延层12的掺杂可以在形成该层时实施.在一 个实施例中，外延层12的掺杂浓度线性渐变，以产生呈现基本上均匀 电场分布的延伸漏极区。线性渐变可终止于外延层12顶面下的某一 点。在外延层12形成之后，恰当地掩蔽该半导体晶片的顶面，且随后 在外延层12内蚀刻形成深的垂直沟槽.图1B说明制作工艺中在形成 硅平台14的垂直沟槽蚀刻之后的垂直HVFET的示例性截面側视图.平 台14的高度和宽度，以及相邻垂直沟槽之间的间距由器件的击穿电压 要求来确定.外延材料12的平台14最终形成最后的HVFET器件结构 的N型漂移区.应该理解，在各种实施例中，平台14可沿正交方向(进 出纸面的方向)延伸相当大的橫向距离.在特定实施例中，平台14形 成的N型漂移区的橫向宽度与能够可靠地制造的宽度一样窄，从而实 现非常高的击穿电压(例如，600V).图1C说明在平台14側壁上形成介电层以形成氧化物区15以及随
后使用多晶硅或另一合适材料填充沟槽剩余部分以形成场板35a和 35b之后图IB的示例性器件结构.该介电层优选包括二氧化硅，尽管 也可以使用氮化硅或其他合适的介电材料。在本示例中，氧化物区15a 覆盖平台14的侧壁19a，而氧化物区15b覆盖平台14的相对侧的側 壁19b。側壁氧化物区15a和15b还覆盖每一个相应沟槽内的N+基板 11的暴露部分.氧化物区15可以通过包括热生长和化学气相沉积的各 种已知方法来形成.在形成側壁氧化物区15之后，使用导电材料填充该沟槽的剩余开 口部分，该导电材料形成场板35a和35b.随后使用例如化学机械抛光 的常规技术平坦化该基板的顶面.用于形成场板的导电材料可包括重 掺杂多晶硅、金属(或金属合金)、硅化物或者其他合适材料.在成品 器件结构中，场板构件35a和35b通常作为电容性极板，用于在HVFET 处于截止状态时(即，当漏极升高到高电压电势时)耗尽电荷的延伸 漏极区。在一个实施例中，将各个场板35与平台14的側壁19分离的 侧壁氧化物15的厚度约为4um.图1D说明掩蔽硅基板顶面之后困1C的示例性器件结构.在本示 例中，掩蔽层21包括具有开口 22a和22b的光敏抗蚀剂层，开口 22a 和22b分别位于平台14相对側的氧化物区15a和15b上方.注意，直 接在平台14上方的掩蔽层21的部分在该平台的每側上延伸或交叠超 出侧壁19边缘一距离"d",以覆盖氧化物区15a和15b的第一和第二 侧壁部分。也就是说，最靠近平台14的每个开口 22的边缘与平台14 的侧壁19不一致；而是，开口 22故意偏移，使得每个开口 22的最近 边缘离开相应平台側壁19一小的距离.在一个实施例中，交叠距离"d" 约为0. 2"m至0. 5um.图1E说明形成栅极沟槽24a和24b之后困1D的示例性器件结 构.通过笫一电介质蚀刻(如箭头26所示)形成栅极沟槽24a和24b， 该笫一电介质蚀刻除去开口 22正下方区域内的氧化物区15的介电材 料。在一个实施例中，第一电介质蚀刻为基本上各向异性的等离子体 蚀刻。向下进行该第一电介质蚀刻26直到期望的或者目标深度，在一 个实施例中该深度约为3u迈深。例如CJVC0/Ar/02气体的混合物可 以用于等离子体蚀刻26.注意，第一蚀刻的各向异性性质在栅极沟槽 内产生基本上垂直的侧壁轮廓，其不延伸或穿透到平台14的側壁19.
换言之，掩蔽层21的交叠距离"d"为使得通过开口 22进行的各向异 性蚀刻不攻击硅平台側壁19;相反，包含氧化物区15的介电材料的部 分在该第一电介质蚀刻之后仍保持覆盖側壁19.
图1F说明除去栅极沟槽中覆盖平台14側壁19的氧化物之后图 1E的示例性器件结构.通过掩蔽层21的开口 22a和22b可以进行笫 二电介质蚀刻(如箭头29所示)以完全除去側壁19a和19b上的剩余 氧化物。在一个实施例中，笫二电介质蚀刻为湿法蚀刻(例如，使用 含緩冲剂的(buffered) HF)，该湿法蚀刻在性质上基本上是各向同性 的。结果是形成一对栅极沟槽开口 27a和27b，它们分别暴沿露平台 14的側壁19a和19b的外延硅材料.
在所示实施例中，笫二电介质蚀刻29是高度选择性的，这意味着 其对介电材料的蚀刻速率远快于对硅的蚀刻。使用这种工艺，各个侧 壁19的硅表面未受损伤，由此允许随后在側壁表面上生长高质量的栅 极氧化物。此外，由于第二电介质蚀刻的基本上各向同性的性质，栅 极沟槽沿竖向和横向方向以相似的速率被蚀刻.然而，当笫二电介质 蚀刻用于除去硅平台側壁上剩余的几十微米的二氧化硅时，对沟槽栅 极开口 27的纵横比的总体影响比较不显著.在一个实施例中，各个栅 极沟槽开口 27的橫向宽度约为1.5iim宽，且最后深度约为3.5"m。
图1G说明除去掩蔽层21，形成夜盖側壁19暴露部分的高质量薄 (例如~ 500A )栅极氧化物并且随后填充栅极沟槽之后图1F的示例性 器件结构。在一个实施例中，栅极氧化物层31热生长为具有100至 1000A的厚度.在形成栅极氧化物31之前除去掩蔽层21.使用掺杂多 晶硅或其他合适材料填充各个栅极沟槽的剩余部分，其在完成的器件 结构中形成栅极构件33a和33b.
图1H以透视图说明图1G的示例性器件结构，该透视图示出了与 沟槽栅极结构有关的场板35a和35b.沟槽栅极结构包括栅极构件33， 该栅极构件33置为邻近平台14的側壁19并隔着栅极氧化物层31与 平台14的側壁19绝缘.
技术人员将会理解，掩蔽层21的交叠距离"d"应充分大，足以 使得即使在最坏情况的掩模未对准误差时，所得到的掩蔽层21相对于 平台14側壁的交叠仍防止等离子体蚀刻26沿任一側壁19攻击硅材 料。类似地，掩蔽层21的掩蔽距离"d"不应太大，而使得在最坏情
况的掩模未对准时，残留在任一側壁19上的氧化物无法通过合理的笫 二电介质蚀刻除去。例如如果交叠距离"d"恰巧太大，则除去覆盖側 壁19的氧化物所需的第二电介质蚀刻29可能导致过重地减薄留在 (即，分隔)栅极构件33和场板35之间的氧化物，潜在地导致这些 元件之间的隔离不充分.
图II说明在外延层12顶部附近形成N+源极区38和P型体区39 之后图1H的示例性器件结构.可以使用普通沉积、扩散与/或注入工 艺技术来分别形成源极区38和体区39.在形成N+源极区38之后，通 过使用常规制作方法形成源极、漏极、栅极、以及电连接到该器件的 各个区域/材料的场板电极(为了清楚而未示于图中)而完成HVFET.
尽管已经结合特定实施例描述本发明，但是本领域技术人员应该 理解，在本发明的范闺内可以进行许多修改和变更.因此，说明书和 附图视为说明而非限制本发明，
权利要求
1.一种方法，包括使用包括第一和第二开口的掩蔽层掩蔽半导体基板，该第一和第二开口分别置于位于半导体材料平台的相对侧的第一和第二介电区域上，该平台具有分别毗邻该第一和第二介电区域的第一和第二侧壁，该掩蔽层具有在该第一和第二开口之间的覆盖该平台的部分，该部分延伸超过该第一和第二侧壁以分别覆盖该第一和第二介电区域的第一和第二侧壁部分；通过该相应的第一和第二开口各向异性蚀刻该第一和第二介电区域以形成第一和第二沟槽；除去该第一和第二介电区域的该第一和第二侧壁部分；以及在该平台的该第一和第二侧壁上形成栅极氧化物。
2. 如权利要求l所述的方法，其中除去该第一和笫二側壁部分包括 各向同性蚀刻该第一和第二沟槽内的第一和第二介电区域.
3. 如权利要求2所述的方法，其中各向同性蚀刻使用这样的蚀刻剂 来进行，该蚀刻刑相对于该半导体材料具有选择性使得该笫一和第二側 壁的半导体材料不受损伤。
4. 如权利要求l所述的方法，还包括在形成该栅极氧化物之后，使 用多晶硅填充该笫一和第二沟槽.
5. 如权利要求l所述的方法，还包括在该平台的相对側形成垂直向 下延伸到该第一和第二介电区域内的第一和第二场板.
6. 如权利要求5所述的方法，其中该第一和笫二沟槽分别置于该第 一、第二场板与该平台之间.
7. —种方法，包括通过掩蔽层的笫一和第二开口等离子体蚀刻笫一和笫二介电区域以 形成第一和第二沟槽，该第一和第二介电区域位于半导体材料的平台的 相对側，该平台具有分别邻接该第一和第二介电区域的第一和第二側壁；湿法蚀刻该第一和第二沟槽内的该第一和第二介电区域以暴露该笫一和第二側壁；以及在该平台的该第一和第二側壁上形成栅极氧化物.
8. 如权利要求7所述的方法，其中该等离子体蚀刻包括各向异性蚀 刻。
9. 如权利要求7所述的方法，其中该掩蔽层包括位于该第一和笫二 开口之间的覆盖该平台的部分，该部分延伸超过该第一和第二側壁以分 别覆盖该第一和第二介电区域的第一和笫二側壁部分.
10. 如权利要求7所述的方法，其中该湿法蚀刻包括各向同性蚀刻.
11. 如权利要求7所述的方法，还包括在形成栅极氧化物之后，在 该第一和第二沟槽内形成第一和第二栅极构件。
12. 如权利要求7所述的方法，还包括在该平台的相对側形成垂直 向下延伸到该第一和第二介电区域内的第一和第二场板。
13. 如权利要求12所述的方法，其中该第一和第二沟槽分别置于该 第一、第二场板与该平台之间.
14. 一种方法，包括在基板上形成外延层，该外延层为第一导电类型且具有顶面； 蚀刻该外延层以形成定义具有第一和第二側壁的平台的笫一和笫二沟槽；在该第一和第二沟槽内分别形成第一和第二介电区域，该第一和第 二介电区域分别覆盖该第一和第二側壁；形成分别通过该笫一和第二介电区域与该平台绝缘的第一和第二场 板构件；在掩蔽层内形成分别置于位于该平台的相对側的该笫一和笫二介电 区域上方的第一和第二开口，该掩蔽层具有位于该第一和第二开口之间 的覆盖该平台的部分，该部分与该第一和第二側壁交叠以分别覆盖该第一和第二介电区域的笫一和第二側壁部分；通过相应的该第一和第二开口各向异性蚀刻该第一和第二介电区域以形成第一和第二栅极沟槽；以及各向同性蚀刻第一和第二栅极沟槽内的该笫一和笫二介电区域以除 去该第一和第二側壁部分.
15. 如权利要求14所述的方法，还包括在该平台的该第一和第二側 壁每一个上形成栅极氧化物.
16. 如权利要求15所述的方法，还包括形成第一和第二栅极构件， 该第一和第二栅极构件通过该栅极氧化物分别与所述笫一和笫二側壁绝 缘。
17. 如权利要求16所述的方法，还包括在邻近所述栅极构件的该平 台顶面附近形成体区，该体区为第二导电类型。
18. 如权利要求17所述的方法，还包括在该平台顶面形成笫一导电 类型的源极区，该源极区置于所述体区上方.
19. 如权利要求15所述的方法，其中形成栅极氧化物包括热生长该 栅极氧化物。
20，如权利要求14所述的方法，其中与所述笫一和第二側壁交叠的 部分延伸超过该笫一和笫二側壁部分每一个一交叠距离。
21. 如权利要求20所述的方法，其中该交叠距离大于所述掩蔽层和 所述平台之间的最坏情况的未对准误差.
22. 如权利要求20所述的方法，其中该交叠距离为约0. 2um至0. 5 Pm宽.
23. —种方法，包括通过掩蔽层的第一和第二开口等离子体蚀刻笫一和第二氧化物区域 以形成位于半导体材料平台的相对側的第一和第二沟槽，该等离子体蚀 刻留下覆盖该平台的第一和第二側壁每一个的氧化物层；使用蚀刻剂蚀刻该第一和第二沟槽内的笫一和第二氣化物区域以除 去该氧化物层，该蚀刻剂相对于该半导体材料具有选择性使得该第一和 第二側壁的半导体材料不受损伤；以及在该平台的该笫一和笫二側壁上热生长栅极氧化物.
24. 如权利要求23的方法，其中该等离子体蚀刻包括各向异性蚀刻.
25. 如权利要求23的方法，其中该掩蔽层包括位于该第一和第二开 口之间的覆盖该平台的部分，该部分延伸超过该第一和第二側壁以覆盖 该第一和第二氧化物区域每一个的一部分.
26. —种方法，包括使用第一蚀刻剂通过掩蔽层的笫一和笫二开口蚀刻第一和第二介电 区域以形成分别置为邻近半导体材料平台的第一和第二側壁的第一和第 二沟槽，留下该第一和第二介电区域的笫一和第二部分分别褒盖该平台 的该笫一和第二側壁，该平台最终包括场效应晶体管的延伸漏极区；以 及使用第二蚀刻刑蚀刻该第 一和第二部分以暴露该第 一和第二側壁.
27. 如权利要求26所述的方法，其中该笫二蚀刻剂相对于该半导体材料具有选择性使得该第一和第二側壁的半导体材料不受该蚀刻损伤。
28. 如权利要求26所述的方法，其中该第一蚀刻剂基本上是各向异 性的且该笫二蚀刻剂基本上是各向同性的。
29. 如权利要求26所述的方法，其中通过该掩蔽层的第一和笫二开 口来进行利用该笫二蚀刻剂的蚀刻，
全文摘要
在一个实施例中，一种方法包括通过掩蔽层的第一和第二开口以基本上各向同性的方式蚀刻第一和第二介电区域以形成第一和第二沟槽。该第一和第二介电区域置于半导体材料的平台的相侧，该平台具有分别邻近该第一和第二介电区域的第一和第二侧壁。该第一和第二沟槽内的第一和第二介电区域随后以基本上各向同性的方式被蚀刻以露出该第一和第二侧壁。栅极氧化物形成于该平台的第一和第二侧壁上。应该强调，提供该摘要的目的仅仅是为了满足要求提供摘要以使得研究人员或其他读者能够快速确定该技术公开的主题的规则。
文档编号H01L21/28GK101159233SQ200710162230
公开日2008年4月9日 申请日期2007年10月8日 优先权日2006年10月3日
发明者D·R·迪斯尼 申请人:电力集成公司