半导体装置、组合件和构造以及形成半导体装置、组合件和构造的方法

专利名称：半导体装置、组合件和构造以及形成半导体装置、组合件和构造的方法
技术领域：
技术领域是半导体装置、组合件和构造以及形成半导体装置、组合件和构造的方法。
背景技术：
半导体装置制造的持续目标是节省半导体晶片占据面积(换句话说，实现高度集成) 同时维持半导体装置的完整性和所需性能特性。这引起各种半导体构造的开发和改进， 包含例如绝缘体上硅(SOI)构造和鳍式场效应晶体管(鳍式FET)。


图1是处于一实施例的初步处理阶段的半导体构造的图解横截面片段视图。
图2是展示为处于图1处理阶段之后的处理阶段的图l片段的视图。
图3是展示为处于图2处理阶段之后的处理阶段的图1片段的视图。
图4是展示为处于图3处理阶段之后的处理阶段的图1片段的视图。
图5是展示为处于图4处理阶段之后的处理阶段的图1片段的视图。
图6和7分别是根据另一实施例的展示为处于初步处理阶段的半导体构造的片段的
俯视图和横截面侧视图。图7的横截面是沿着图6的线7 — 7。
图8和9分别是展示为处于图6和7的处理阶段之后的处理阶段的图6和7的片段
的视图。图9的横截面是沿着图8的线9一9。
图10和11分别是展示为处于图8和9的处理阶段之后的处理阶段的图6和7的片
段的视图。图11的横截面是沿着图IO的线11_11。
图12到14是展示为处于图10和11的处理阶段之后的处理阶段的图6和7的半导
体构造的视图。图12和13分别对应于图6和7的视图，且图14对应于与图13视图近
似正交的视图。图13的横截面是沿着图12和14的线13—13，且图14的横截面是沿着
图12和13的线14—14。
图15到17是展示为处于图12到14的处理阶段之后的处理阶段的图6和7的半导
体构造的视图，其中图15到17的片段分别对应于图12到14的片段。图16的横截面
是沿着图15和17的线16—16，且图17的横截面是沿着图15和16的线17—17。图18到20是展示为处于图15到17的处理阶段之后的处理阶段的图6和7的半导 体构造的视图，其中图18到20的片段分别对应于图12到14的片段。图19的横截面 是沿着图18和20的线19—19,且图20的横截面是沿着图18和19的线20 —20。
图21到23是展示为处于图18到20的处理阶段之后的处理阶段的图6和7的半导 体构造的视图，其中图21到23的片段分别对应于图12到14的片段。图22的横截面 是沿着图21和23的线22 — 22，且图23的横截面是沿着图21和22的线23 — 23。
图24到27是根据另一实施例的展示为处于初步处理阶段的半导体构造的片段的俯 视图和横截面侧视图。图25的横截面是沿着图24和27的线25 — 25，图26的横截面是 沿着图24和27的线26 — 26，且图27的横截面是沿着图24到26的线27 — 27。
图28到31分别是展示为处于图24到27的处理阶段之后的处理阶段的图24到27 的片段的视图。图29的横截面是沿着图28和31的线29 — 29，图30的横截面是沿着图 28和31的线30 — 30，且图31的横截面是沿着图28到30的线31 — 31。
图32到35分别是展示为处于图28到31的处理阶段之后的处理阶段的图24到27 的片段的视图。图33的横截面是沿着图32和35的线33 — 33，图34的横截面是沿着图 32和35的线34 — 34,且图35的横截面是沿着图32到34的线35 — 35。
图36到39分别是展示为处于图32到35的处理阶段之后的处理阶段的图24到27 的片段的视图。图37的横截面是沿着图36和39的线37 — 37,图38的横截面是沿着图 36和39的线38 — 38,且图39的横截面是沿着图36到38的线39_39。
图40是说明另一实施例的半导体晶片片段的俯视图。
图41是计算机实施例的图解视图。
图42是展示图41计算机实施例的母板的特定特征的方框图。 图43是电子系统实施例的高级方框图。 图44是存储器装置实施例的简化方框图。
具体实施例方式
在一些实施例中，在半导体材料中形成一对开口，其中这些开口通过半导体材料的 区段而彼此间隔开。随后沿着开口的侧壁形成衬垫，且从经加衬开口的底部各向同性地 蚀刻半导体材料以合并开口且借此完全底切所述半导体材料区段。此类实施例可用于在 硅中形成三维结构，且可应用于SOI结构和完全包围的晶体管结构(换句话说，具有环 绕沟道区的栅极的晶体管)的制造。
参看图1到5描述第一实施例。首先参看图1，说明处于初步处理阶段的半导体构造10。构造IO包括含有半导体 材料的基底12。在一些实施例中，基底12可以是硅晶片，且可包括以背景p型掺杂剂 轻度惨杂的单晶硅、主要由其组成或由其组成。基底12可称为半导体衬底。为了帮助 解释下文的权利要求书，术语"半导电衬底"和"半导体衬底"定义为意味着任何包括
半导电材料的构造，包含但不限于例如半导电晶片的块状半导电材料(单独或在上面包 括其它材料的组合件中)以及半导电材料层(单独或在包括其它材料的组合件中)。术 语"衬底"指任何支撑结构，包含但不限于上述半导电衬底。
一对遮蔽材料11和14在衬底12上，且经图案化而具有延伸穿过其中的一对幵口 16和18。材料11可例如由光刻图案化的光致抗蚀剂组成，且材料14可包括氮化硅和 二氧化硅中的一者或两者。可通过以一次或一次以上蚀刻将一图案从光刻图案化的光致 抗蚀剂11转印到下伏材料层14中而形成材料14中的图案。
参看图2，开口 16和18以适当蚀刻延伸到基底12中。此蚀刻图示为各向异性蚀刻 (比如，例如使用Cb和HBr的蚀刻)，且特定来说为主要向下引导进入基底12。基底 12内的开口具有包括底部15和侧壁17的外围。应注意，开口将具有在图2的平面之后 的背侧表面，其将在图2的视图中可见。然而，为了简化图式，本文呈现的横截面图中 仅将展示沿着横截面平面的表面。
基底1内的开口 16和18可视为通过基底12的半导体材料的区段20彼此间隔开 的一对开口。区段20包括位于开口 16与18之间的宽度21。此宽度可为例如从大约10 纳米到大约350纳米。
参看图3，移除光致抗蚀剂ll (图2)，且沿着基底12内的开口 16和18的暴露侧 壁17形成衬垫22。可在利用02等离子的反应腔室中移除光致抗蚀剂。衬垫可形成于与 用于移除光致抗蚀剂且利用02等离子的反应腔室相同的反应腔室中，但可以不同于光 致抗蚀剂移除的方式偏置衬底以用于衬垫的形成。如果基底12对应于单晶硅晶片，则 衬垫22可包括二氧化硅、主要由其组成或由其组成。此二氧化硅将在开口的底部上以 及沿着侧壁延伸，但可随后以适当蚀刻从底部移除以仅沿着侧壁留下衬垫。衬垫22可 称为保护性材料，因为衬垫保护侧壁17免于后续蚀刻。衬垫22使开口 16和18相对于 开口的初始宽度变窄。
参看图4，进行各向同性蚀刻以将开口 16和18延伸到基底材料12中。衬垫22在 此各向同性蚀刻期间保护开口的最上部区。各向同性蚀刻在开口的下部形成碗状物(或 球根区)24。可利用任何合适的各向同性蚀刻条件，且蚀刻可例如包括NF3。
参看图5，继续各向同性蚀刻，直到开口 16和18在区段20下方合并为止，且因此完全底切此区段。在后续处理中，可移除遮蔽材料14，且可用具有所需电性质的材料填 充开口 16和18以形成所需构造。举例来说，可用电绝缘性材料(例如，二氧化硅)填 充开口 16和18以形成SOI构造，其具有位于填充材料的绝缘体上方的区段20的半导 体。作为另一实例，区段20的半导体材料可经掺杂以在一对源极/漏极区之间形成沟道， 且可用晶体管栅极材料填充开口 16和18。
参看图6和7,其说明处于用于形成SOI结构的实施例的初步处理阶段的半导体构 造50。
构造50包括半导体基底12，其可例如对应于上文参看图1到5的实施例论述的单 晶硅晶片。构造50还包括遮蔽材料14。
多个活性区域位置52、 54、 56、 58、 60、 62、 64、 66、 68、 70、 72、 74、 76、 78、 80和82界定于基底12的半导体材料内，且此类位置以虚线近似地分界。所述活性区域 位置形成一阵列，所述阵列包括相对于所示阵列大体上垂直延伸的列(一实例列沿着活 性区域位置54、 62、 70和78延伸)，且包括相对于所示阵列大体上水平延伸的行(一 实例行沿着活性区域位置60、 62、 64和66延伸，且因此沿着图9的横截面延伸)。如 图所示，行和列的相邻活性区域位置通过衬底12的半导体材料区彼此间隔开。
参看图8和9，将材料14图案化以界定用于沟槽的位置。此图案化可使用光刻图案 化的光致抗蚀剂掩模(未图示)完成，所述掩模可随后移除。将材料14的图案转印到 下伏基底12以在活性区域位置阵列的列之间形成沟槽90、 92、 94、 96和98。此类沟槽 延伸到活性区域位置的末端(或换句话说，连接到活性区域位置的末端)。
参看图IO和11，用介电材料(或换句话说，电绝缘性材料)IOO填充沟槽卯、92、 94、 96和98。所述介电材料可包括任何合适的成分或成分的组合，且在一些实施例中 可包括二氧化硅、主要由其组成或由其组成。介电材料IOO可通过以下步骤形成于沟槽 内首先在沟槽内和材料14的整个上表面上提供介电材料；以及随后使构造50经受平 坦化(比如，例如化学机械抛光)以从遮蔽材料14的最上表面上移除介电材料，同时 留下沟槽内的介电材料。
经填充的沟槽可视为对应于在衬底12上延伸的电绝缘性材料100的线。此类线与 活性区域位置的行的组合在衬底12上界定晶格。衬底12的不含活性区域位置的部分可 视为位于行与晶格线之间的位置处，其中图10中标记出实例部分102、 104、 106、 108、 110、 112、 114、 116、 118、 120、 122和124。沿着晶格的一列的部分与沿着活性区域位 置阵列的一列的活性区域位置交替。举例来说，沿着晶格的列的部分104、 112和120 与沿着活性区域阵列的一列的活性区域位置54、 62、 70和78交替。参看图12到14，沿着活性区域位置52、 54、 56、 58、 60、 62、 64、 66、 68、 70、 72、 74、 76、 78、 80和82 (所述活性区域位置在图6的俯视图中近似地说明)的行形 成遮蔽材料11。遮蔽材料11和14共同构成形成于活性区域位置上的保护性材料以保护 此类位置免于后续蚀刻。遮蔽材料11展示为在沟槽90、 92、 94、 96和98内的介电材 料上延伸。
遮蔽材料11可例如对应于光刻图案化的光致抗蚀剂层。
部分102、 104、 106、 108、 110、 112、 114、 116、 118、 120、 122和124上的材料 14保持在遮蔽材料11的行之间暴露。
参看图15到17，各向异性蚀刻开口 132进入且穿过材料14且进入部分102、 104、 106、 108、 110、 112、 114、 116、 118、 120、 122和124;移除遮蔽材料11;且沿着开 口的侧壁形成保护性材料衬垫134。基底12内的开口类似于上文参看图3论述的开口 16和18，且衬垫类似于上文参看图3论述的衬垫22。因此可采用与上文参看图3论述 的处理类似的处理形成开口 132和衬垫134，且此处理也可如上文关于图3所论述而移 除材料11。保护性材料衬垫134以与上文论述的衬垫22使开口 16和18变窄类似的方 式使开口 132变窄。
开口 132以部分102、 104、 106、 108、 110、 112、 114、 116、 118、 120、 122和124
与活性区域位置交替的相同方式与沿着活性区域位置阵列的列的活性区域位置交替。
参看图18到20，开口 132以与上文参看图4和5所论述的各向同性蚀刻类似的各 向同性蚀刻延伸到基底半导体材料12内。相邻开口 132在活性区域位置52、 54、 56、 58、 60、 62、 64、 66、 68、 70、 72、 74、 76、 78、 80禾B 82 (所述活性区域位置在图6 的俯视图中近似地说明，且还在图19和20的横截面中近似地说明)下方合并以形成完 全围绕此类活性区域位置的延伸开口。沟槽90、 92、 94、 96和98内的介电材料100的 线在图18到20的处理阶段锚接活性区域位置的末端。
参看图21到23,用电绝缘性材料140填充开口 132，且移除材料14。可首先形成 材料140以填充开口并在材料14上延伸，且随后可使用平坦化(例如，化学机械抛光) 来从衬底12的某些区域上移除材料140和14。或者，可使用平坦化来从材料14上移除 材料140，且随后可用相对于材料140对材料14具选择性的蚀刻来移除材料14 (术语 "选择性"意味着所述蚀刻移除材料14的速率快于所述蚀刻移除材料140的速率)。此 替代处理可在邻近于活性区域位置处留下材料140的突出物(未图示)。
材料140可包括任何合适的成分或成分的组合，但优选包括可容易在开口内流动的 物质。材料140可例如包括旋涂电介质(即，可在特定温度范围下流动的介电材料)、主要由其组成或由其组成，且可包括二氧化硅、主要由其组成或由其组成。
介电材料100和140可分别称为第一和第二介电材料。此类介电材料在一些实施例 中可包括彼此相同的成分。
在所示的实施例中，介电材料140在开口内，且不在活性区域位置52、 54、 56、 58、 60、 62、 64、 66、 68、 70、 72、 74、 76、 78、 80和82的上表面上。
如图22和23的横截面中可见，介电材料140将活性区域位置内的半导体材料12 与基底的其余半导体材料12完全分离。
间隔件134图示为与介电材料140组合而保留在开口内。如果间隔件134和介电材 料140包括彼此相同的成分，则间隔件和介电材料可合并而在开口内形成单一绝缘材料。 在一些应用(未图示)中，可能需要在提供材料140之前以适当蚀刻移除间隔件134。
图21到23的构造包括位于位置52、 54、 56、 58、 60、 62、 64、 66、 68、 70、 72、 74、 76、 78、 80和82处的多个活性区域，其中此类活性区域是SOI结构。在后续处理 中，半导体装置可形成为与所述活性区域相关联。举例来说，图21到23展示在活性区 域上延伸的多个字线150、 152、 154、 156、 158、 160、 162和164。图22的横截面展示 字线包括含有栅极电介质166、导电栅极材料168和电绝缘性帽170的堆叠。而且，侧 壁间隔件172是沿着字线的侧壁。多个源极/漏极区180提供于活性区域位置的半导体材 料12内，且字线连同源极/漏极区一起形成多个晶体管装置。
图21图解说明电连接到某些源极/漏极区的电容器182、 184、 186、 188、 190、 192、 194和196,且还图解说明电连接到其它源极/漏极区的位线199。尽管为了简化图式， 将电容器和位线图示为仅沿着活性区域位置的顶部行，但应了解电容器和位线还将连接 到与其它活性区域相关联的源极/漏极区。所属领域的技术人员将认识到，电荷存储装置 (例如电容器)与晶体管的组合对应于动态随机存取存储器(DRAM)单元，且因此可 在图21到23的构造上形成DRAM阵列。
接着参看图24到27，其说明处于用于形成场效应晶体管的实施例的初步处理阶段 的半导体构造200。
构造200包括可与上文关于图1论述的相同组成的基底12，且因此可包括单晶硅、 主要由其组成或由其组成。
一对隔离区202延伸到基底12内。隔离区可包括任何合适的电绝缘性成分或成分 的组合，且在一些实施例中可包括二氧化硅、主要由其组成或由其组成。
图案化的遮蔽材料203和204在基底12的上表面上延伸。此类图案化的遮蔽材料 包括位于一对宽区208之间的窄区206。图案化的遮蔽材料可包括任何合适的成分或成分的组合。举例来说，材料204可包括二氧化硅和氮化硅中的一者或两者(且因此可类 似于参看图1论述的材料14)，且材料203可包括图案化的光致抗蚀剂(且因此可类似 于参看图1论述的材料11)。
图案化的遮蔽材料界定位于其下方的在基底12内延伸的线位置210。特定来说，基 底12在遮蔽材料下方的部分对应于此线位置。所述线位置因此还包括位于一对宽区之 间的窄区的遮蔽材料203和204的形状。
遮蔽材料203和204以及界定于其下方的线可视为包括一对相对侧面212和214。
参看图28到31，在基底12的半导体材料中蚀刻沟槽216，形成侧壁衬垫218，且 移除遮蔽材料203。沟槽和衬垫的形成以及遮蔽材料203的移除可以与上文参看图2和 3论述的处理类似的处理来完成。
沟槽216可视为对应于一对沟槽，其中此对中的一个沟槽是沿着遮蔽材料204的侧 面212，且所述对中的另一沟槽是沿着遮蔽材料的侧面214。沟槽216的形成将图案化 的遮蔽材料204的图案转印到基底12的半导体材料中，且因此在线位置210形成线211 (图24到27)。此线具有相对侧面212和214。所述线具有从掩模的形状转印的宽部分 和窄部分。在一些实施例中，窄部分可具有比宽部分的宽度小至少约25%的宽度。
侧壁衬垫218是电绝缘性的，且可称为保护性材料。衬垫218可包括二氧化硅、主 要由其组成或由其组成。
参看图32到35，开口 216以与上文参看图4和5论述的蚀刻相似的各向同性蚀刻 在基底12内延伸。来自线211的相对侧面212和214的开口在线的窄部分206下方合 并(如图34所示)，但不在线的宽部分208下方合并(如图33所示)。因此，线的窄部 分206足够薄以使线的相对侧面上的开口 216能够在各向同性蚀刻期间合并，而线的宽 部分208充分宽以使得开口不在此类部分下方合并。宽部分208因此在窄部分206下方 的蚀刻之后保持锚接到基底材料块12，且因此对应于窄部分206的线区段被保持到构造 200的其余部分。
参看图36到39，移除遮蔽材料204 (图32到35)，且沿着基底12的半导体材料的 暴露部分形成介电材料220。保护性材料218 (图32到35)展示为在介电材料220形成 之前移除。材料220最终用作栅极电介质，且材料218可能不适合作为栅极电介质。在 替代实施例中，材料218可在电介质220形成时保留，使得电介质220仅覆盖材料12 的未被材料218覆盖的部分。
电介质220可包括任何合适的成分或成分的组合，且可例如包括二氧化硅、主要由 其组成或由其组成。电介质220可通过对半导体材料12的暴露表面的热氧化形成，且/或可通过沉积形成。
线211的宽部分展示为经转换为导电材料(如交叉影线指示)以形成晶体管源极/ 漏极区231和233。此转换可通过将导电性增强掺杂剂植入到线的材料12内而完成。尽 管所述转换展示为在移除遮蔽材料204 (图32到35)之后发生，但应了解所述转换也 可在移除此遮蔽材料之前发生。或者，所述转换可在图36到39的处理步骤之后的处理 步骤发生。
线211的窄区可适当掺杂有阈值电压掺杂剂，使得窄区对应于位于源极/漏极区231 与233之间的晶体管沟道区235。
晶体管栅极材料232形成于开口 216内且还形成于线211的窄区206上，且绝缘性 材料234展示为形成于栅极材料的相对侧面上的线211的宽部分上。线211在图36的 俯视图中以虚线图展示，以指示其在材料232和234下方。构造200的其它结构在图36 的俯视图中类似地以虚线图指示。
栅极材料232可包括任何合适的成分或成分的组合，且在一些实施例中将包括金属、 含金属的成分以及导电掺杂半导体材料(例如导电掺杂硅)中的一者或一者以上、主要 由其组成或由其组成。如果栅极材料包括半导体材料，则此材料可称为第二半导体材料 以使其区别于基底12的第一半导体材料。栅极材料可以是大体上正交于线211而延伸 的字线的一部分。
绝缘性材料234可包括任何合适的成分或成分的组合，且可例如包括二氧化硅和氮 化硅中的一者或两者、主要由其组成或由其组成。
图38展示栅极材料232完全包围线211的窄部分的外围，且环绕沟道区235。源极 /漏极区231和233、沟道区235以及栅极材料232 —起形成场效应晶体管。在至少一个 横截面图(例如图38的视图)中，此场效应晶体管使沟道区的外围完全由栅极材料环 绕。
图36到39展示沿着线211的单一晶体管。然而应了解，可沿着线形成多个晶体管。 图40图解说明此实施例的实例。具体来说，该图展示包括与上文论述的线211类似的 线302的构造300。所述构造还包含与图36到39的隔离区202相似的隔离区301。
线302包括宽部分304和窄部分306。源极/漏极区(未图示)可在宽部分内，且沟 道区(未图示)可在窄部分内。
线302被展示为在交替的材料232和234下方(其中线302以虚线图展示以指示其 在其它材料下方)。材料232和234是上文参看图36到39论述的栅极材料和电绝缘性 材料。线302的窄区306以类似于图38中所示的实施例的方式由栅极材料232包围。绝缘性材料310被展示为切割穿过线302的宽区以将相邻晶体管的源极/漏极区彼此 隔离。材料310可包括任何合适的成分或成分的组合，且可例如包括二氧化硅、主要由 其组成或由其组成。
图41说明计算机系统400的实施例。计算机系统400包含监视器401或其它通信 输出装置、键盘402或其它通信输入装置以及母板404。母板404可承载微处理器406 或其它数据处理单元以及至少一个存储器装置408。存储器装置408可包括存储器单元 阵列，且此阵列可与用于存取阵列中的各个存储器单元的寻址电路耦合。此外，存储器 单元阵列可耦合到用于从存储器单元读取数据的读取电路。寻址和读取电路可用于在存 储器装置408与处理器406之间传达信息。这在图42所示的母板404的方框图中说明。 在此方框图中，寻址电路被说明为410且读取电路被说明为412。
处理器装置406可对应于处理器模块，且含有各种上述存储器和隔离结构。 存储器装置408可对应于存储器模块，且可包括各种上述存储器和隔离结构。 图43说明电子系统700的高级组织的简化方框图。系统700可对应于例如计算机 系统、过程控制系统或使用处理器和相关联的存储器的任何其它系统。电子系统700具 有功能元件，包含处理器702、控制单元704、存储器装置单元706和输入/输出(I/O) 装置708 (应了解，所述系统在各种实施例中可具有多个处理器、控制单元、存储器装 置单元和/或I/O装置)。大体上，电子系统700将具有固有的一组指令，所述指令指定 待由处理器702对数据执行的操作以及处理器702、存储器装置单元706与I/O装置708 之间的其它交互。控制单元704通过连续循环通过一组引起从存储器装置706获取指令 并执行指令的操作来协调处理器702、存储器装置706与I/O装置708的所有操作。系 统700的各种组件可包含上文所述的存储器和隔离结构中的一者或一者以上。
图44是电子系统800的简化方框图。系统800包含存储器装置802，其具有存储器 单元阵列804、地址解码器806、行存取电路808、列存取电路810、用于控制操作的读 取/写入控制电路812以及输入/输出电路814。存储器装置802进一步包含功率电路816 和传感器820，例如用于确定存储器单元是处于低阈值导电状态还是处于髙阈值非导电 状态的电流传感器。所说明的功率电路816包含电源电路880、用于提供参考电压的电 路882、用于向第一字线提供脉冲的电路884、用于向第二字线提供脉冲的电路886，以 及用于向位线提供脉冲的电路888。系统800还包含处理器822，或用于存储器存取的 存储器控制器。
存储器装置802经由布线或金属化线从处理器822接收控制信号。存储器装置802 用于存储经由I/O线存取的数据。处理器822或存储器装置802中的至少一者可包含各种上文所述的存储器和隔离结构。
各种电子系统可以单封装处理单元制造乃至在单一半导体芯片上制造，以便减少处 理器与存储器装置之间的通信时间。
电子系统可用于存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模 块以及专用模块，且可包含多层、多芯片模块。
电子系统可为多种多样的系统中的任一者，例如时钟、电视机、手机、个人计算机、 汽车、工业控制系统、航天器等。
权利要求
1. 一种形成半导体装置的方法，其包括在半导体材料中形成一对开口，所述开口由所述半导体材料的区段将彼此间隔开；沿着所述开口的侧壁形成衬垫；以及从所述加衬开口的底部各向同性蚀刻半导体材料，以合并所述开口且借此完全底切所述区段。
2. 根据权利要求1所述的方法，其中所述形成所述开口和底切所述区段形成在所述区 段旁边和下方延伸的腔，且进一步包括以电绝缘性材料填充所述腔。
3. 根据权利要求2所述的方法，其中所述以电绝缘性材料填充所述腔包括以包括二氧 化硅的电绝缘性材料填充所述腔。
4. 根据权利要求2所述的方法，其中所述以电绝缘性材料填充所述腔包括以包含二氧 化硅的电绝缘性材料填充所述腔。
5. 根据权利要求1所述的方法，其中所述形成所述开口和底切所述区段形成在所述区 段旁边和下方延伸的腔，且进一步在所述腔内和所述区段周围形成字线材料。
6. 根据权利要求5所述的方法，其中将所述字线材料形成为包括选自由金属、含金属 化合物以及导电掺杂半导体材料组成的群组的成分中的一者或一者以上。
7. 根据权利要求5所述的方法，其中将所述字线材料形成为包括导电掺杂硅，且其中 所述导电掺杂硅是通过以下步骤形成.-首先在所述腔内沉积硅；以及在沉积所述硅之后，将导电增强掺杂剂植入到所述硅中。
8. 根据权利要求5所述的方法，其中将所述字线材料形成为包括导电掺杂硅，且其中 所述导电掺杂硅是通过在所述腔内沉积硅时原位掺杂所述硅而形成的。
9. 一种形成半导体装置的方法，其包括在半导体材料内界定多个活性区域位置，相邻活性区域位置由所述半导体材料的区将彼此间隔开；在所述半导体材料的所述区内蚀刻以形成完全在所述活性区域位置下方延伸的 腔；以及以介电材料填充所述腔。
10. 根据权利要求9所述的方法，其中所述半导体材料包括单晶硅。
11. 根据权利要求9所述的方法，其中所述以介电材料填充所述腔包括以包括二氧化硅 的介电材料填充所述腔。
12. 根据权利要求9所述的方法，其中所述以介电材料填充所述腔包括以包含二氧化硅 的介电材料填充所述腔。
13. 根据权利要求9所述的方法，其中所述形成所述腔包括移除所述区的半导体材料以在所述相邻活性区域位置之间形成开口； 沿着所述开口的侧壁形成保护性材料以使所述开口变窄；穿过所述开口各向同性蚀刻所述半导体材料以使所述开口完全在所述活性区域 位置下方延伸。
14. 根据权利要求13所述的方法，其中所述形成所述保护性材料包括将所述保护性材 料形成为包括二氧化硅。
15. 根据权利要求14所述的方法，其进一步包括在以所述介电材料填充所述开口之后 留下所述开口内的所述保护性材料。
16. 根据权利要求15所述的方法，其中所述介电材料包括二氧化硅。
17. —种形成半导体装置的方法，其包括提供半导体材料；在所述半导体材料内界定活性区域位置阵列，所述阵列包括列和行； 在所述活性区域位置的列之间形成沟槽，所述沟槽延伸到所述活性区域位置的末 端；以第一介电材料填充所述沟槽以形成所述第一介电材料的线，所述第一介电材料 线和活性区域位置的行界定晶格；所述半导体材料的若干部分位于所述行与所述晶 格的线之间的若干位置处，这些部分与沿着所述阵列的所述列的活性区域位置交 替；在所述半导体材料部分内蚀刻以形成与沿着所述阵列的所述列的所述活性区域 位置交替的开口；沿着所述开口的侧壁形成保护性材料以使所述开口变窄；穿过所述变窄的开口各向同性蚀刻所述半导体材料以使所述开口完全在所述活 性区域位置下方延伸；以及以第二介电材料填充所述开口。
18.根据权利要求n所述的方法，其中所述半导体材料包括单晶硅，其中所述填充所 述延伸的开口在所述延伸的开口内的所述介电材料上形成所述单晶硅活性区域位置的绝缘体上硅结构，且进一步包括形成这样的晶体管，其具有在所述活性区域位置上的栅极和在所述活性区域位置 的所述单晶硅内的源极/漏极区。
19. 根据权利要求17所述的方法，其中所述以第二介电材料填充所述腔包括以包含二 氧化硅的介电材料填充所述腔。
20. 根据权利要求17所述的方法，其中所述以第二介电材料填充所述腔包括以由二氧 化硅组成的介电材料填充所述腔。
21. 根据权利要求17所述的方法，其中所述第一和第二介电材料是彼此相同的成分。
22. 根据权利要求n所述的方法，其中所述第一和第二介电材料包括二氧化硅。
23. 根据权利要求17所述的方法，其中所述第一和第二介电材料由二氧化硅组成。
24. —种形成半导体装置的方法，其包括提供这样的半导体材料，其具有与其相关联的线位置，所述线位置具有一对相对 侧面；在所述线位置的相对侧面上的所述半导体材料中各向异性蚀刻一对沟槽,-穿过所述沟槽各向同性蚀刻所述半导体材料以在所述线位置的至少一部分下方 合并所述沟槽；以及在所述沟槽内且在所述线位置的至少一部分下方形成导电栅极材料。
25. 根据权利要求24所述的方法，其中所述半导体材料是单晶硅，且其中所述线位置 是所述单晶硅的区段。
26. 根据权利要求25所述的方法，其进一步包括在形成所述栅极材料之前在所述区段 的所述至少一部分周围形成介电材料。
27. 根据权利要求25所述的方法，其中在所述各向异性蚀刻之前导电掺杂所述单晶硅 的所述区段的若干部分。
28. 根据权利要求25所述的方法，其进一步包括在所述各向同性蚀刻之后导电掺杂所 述单晶硅的所述区段的若干部分。
29. 根据权利要求25所述的方法，其中所述区段具有位于一对宽区之间的窄区，且其 中所述各向同性蚀刻在所述窄区下方但不在所述宽区下方合并所述沟槽。
30. —种形成晶体管的方法，其包括提供半导体材料；界定横跨所述半导体材料的线，所述线具有位于宽区之间的窄区，所述线具有一 对相对侧面；沿着所述线的相对侧面形成一对沟槽； 沿着所述沟槽的侧壁形成保护性材料以使所述沟槽变窄；穿过所述沟槽各向异性蚀刻所述半导体材料以在所述窄区下方合并所述沟槽，而 不在所述宽区下方合并所述沟槽；沿着所述线的所述窄区形成栅极电介质；以及 在所述沟槽内和所述窄区下方形成导电栅极材料。
31. 根据权利要求30所述的方法，其中在形成所述栅极电介质之前移除所述保护性材 料，且其中所述栅极电介质形成为完全包围所述线的所述窄区。
32. 根据权利要求30所述的方法，其中所述半导体材料是单晶硅，且其中所述栅极材 料包括选自由金属、金属化合物以及导电掺杂半导体材料组成的群组的至少一种成 分。
33. 根据权利要求30所述的方法，其中所述栅极材料包括通过以下步骤形成的导电掺 杂半导体材料在所述合并的沟槽内沉积半导体材料；以及在所述合并的沟槽内沉积半导体材料时原位掺杂所述半导体材料。
34. 根据权利要求30所述的方法，其中所述栅极材料包括通过以下步骤形成的导电掺 杂半导体材料在所述合并的沟槽内沉积半导体材料；以及 将导电增强掺杂剂植入到经沉积的半导体材料中。
35. 根据权利要求30所述的方法，其进一步包括导电地掺杂所述第一半导体材料的所述线的所述宽区以形成一对源极/漏极区； 此对源极/漏极区被由所述第一半导体材料的所述线的所述窄区所构成的沟道区将 彼此间隔开；其中所述线的所述窄部分具有外围；且其中所述栅极材料是完全包围所述线的所述窄部分的所述外围的晶体管栅极。
36. —种半导体构造，其包括基底；由所述基底支撑的半导体材料活性区域阵列，所述阵列包括所述活性区域的列和 行；沿着所述活性区域的所述列的第一绝缘性材料线，所述线直接接触所述活性区域 的末端；所述第一绝缘性材料线和所述活性区域的行界定晶格；位于所述行与所述晶格的线之间的位置处的第二绝缘性材料部分，所述部分与沿 着所述阵列的所述列的活性区域交替；以及在所述活性区域下方的所述第二绝缘性材料的区，各个区从各个活性区域的相对 侧面上的部分延伸以使所述各个活性区域与所述基底完全分离。
37. 根据权利要求36所述的构造，其中所述基底包括单晶硅，且其中所述活性区域也 包括单晶硅。
38. 根据权利要求37所述的构造，其进一步包括在所述活性区域上的晶体管栅极以及 在所述活性区域内的导电掺杂的源极/漏极区；所述晶体管栅极和源极/漏极区一起 形成与所述活性区域相关联的晶体管。
39. 根据权利要求36所述的构造，其中所述第一绝缘性材料由二氧化硅组成。
40. 根据权利要求36所述的构造，其中所述第二绝缘性材料由二氧化硅组成。
41. 根据权利要求36所述的构造，其中所述第一绝缘性材料和所述第二绝缘性材料相 对于彼此具有共同的成分。
42. 根据权利要求41所述的构造，其中所述第一和第二绝缘性材料由二氧化硅组成。
43. —种半导体装置，其包括半导体材料线，所述线具有位于宽区之间的窄区； 完全围绕所述窄区的介电材料；栅极材料，其完全围绕所述窄区而延伸，且由所述介电材料与所述线的所述窄区 隔开；在所述线的所述窄区内的沟道区；以及一对源极/漏极区，其在所述线的所述宽区内且由所述沟道区将彼此间隔开。
44. 根据权利要求43所述的装置，其中所述半导体材料包括单晶硅；且其中所述栅极 材料包括金属、金属化合物以及导电掺杂半导体材料中的一者或一者以上。
45. 根据权利要求43所述的装置，其由单晶硅基底上的绝缘性材料支撑，且其中所述 绝缘性材料位于所述基底与所述栅极材料之间。
46. —种半导体组合件，其包括半导体材料的线，所述线具有位于宽区之间的窄区；所述宽区包括晶体管的源极 /漏极区且所述窄区包括所述源极/漏极区之间的沟道； 完全围绕所述窄区的第一介电材料；晶体管栅极材料，其完全围绕所述窄区而延伸，且由所述介电材料与所述线的所 述窄区隔开；以及第二介电材料，其延伸穿过所述线的所述宽区且将相邻的宽区彼此隔开。
47. 根据权利要求46所述的组合件，其进一步包括在所述线的所述宽区上的第三介电 材料；所述第三介电材料在所述晶体管栅极材料与所述第二介电材料之间。
48. —种电子系统，其包括处理器；存储器，其通过寻址和读取电路与所述处理器连通；且其中所述存储器和所述处理器中的至少一者包括晶体管，所述晶体管包含 半导体材料的线，所述线具有位于宽区之间的窄区； 完全围绕所述窄区的介电材料；栅极材料，其完全围绕所述窄区延伸，且通过所述介电材料与所述线的所述窄区 间隔开；在所述线的所述窄区内的沟道区；以及一对源极/漏极区，其在所述线的所述宽区内且由所述沟道区将彼此间隔开。
49. 根据权利要求48所述的电子系统，其中所述半导体材料包括单晶硅；且其中所述 栅极材料包括金属、金属化合物以及导电掺杂半导体材料中的一者或一者以上。
50. 根据权利要求48所述的电子系统，其中所述晶体管由单晶硅基底上的绝缘性材料 支撑，且其中所述绝缘性材料在所述基底与所述栅极材料之间。
全文摘要
本文揭示的实施例包含方法，其中在半导体材料中形成一对开口，所述开口通过所述半导体材料的区段而彼此间隔开。沿着所述开口的侧壁形成衬垫，且随后从所述开口的底部各向同性蚀刻半导体材料，以合并所述开口且借此完全底切所述半导体材料区段。本文揭示的实施例可用于形成SOI构造，以及形成具有完全包围沟道区的晶体管栅极的场效应晶体管。本文揭示的实施例还包含具有包围沟道区的晶体管栅极的半导体构造，以及其中绝缘性材料将上部半导体材料与下部半导体材料完全分离的构造。
文档编号H01L21/762GK101506964SQ200780031554
公开日2009年8月12日 申请日期2007年7月27日 优先权日2006年8月28日
发明者杨夏弯, 特德·泰勒 申请人:美光科技公司