专利名称：邻近衬底上的结构形成接触的方法以及相关的半导体器件的制作方法
邻近衬底上的结构形成接触的方法以及相关的半导体器件 技术领域本公开通常涉及集成电路(IC)制造，更具体而言，涉及形成接触的方法以及相关的半导体器件。
技术背景随着半导体器件不断缩放至较小的尺寸，例如在低于90nm的情况下， 在将接触形成到器件的方面，出现了主要挑战。例如，归因于栅极之间的 小的间距，器件的源极/漏极与栅极导体之间的短路是一个问题。另外，构 图较小的接触存在问题。更具体而言，接触尺寸和接触到器件的对准公差 不能与半导体器件本身以相同的步伐缩放(小型化)。图l示例了一些问 题。图1示出了栅极10和邻近其开口的接触孔12、以及用于提高器件性 能的介质应力衬里14 (深黑线)。当从接触孔12的底部去除衬里14时， 会严重损伤栅极10的侧壁16。具体而言，在蚀刻期间，栅极10的上拐角 18是非常易损的，使得去除衬里14的任何过蚀刻都可以暴露栅极10。然 而，通常，为了确保适宜地形成小的接触开口， 一定的过蚀刻是必要的。 然而，在蚀刻期间避免损伤栅极10的侧壁16是非常重要的。在Jae-Jung Han等的美国专利公开US2004/0092090A1中公开了解决 该问题的一种方法，其描述了一种形成栅极电极的方法。在该方法中，在 衬底上形成栅极结构之后，通过在包括氧气和惰性气体的气氛下重新氧化 栅极结构和衬底，在栅极结构的侧壁上和在衬底上形成第一氧化物膜。栅 极结构具有栅极氧化物膜图形、多晶硅膜图形以及金属硅化物膜图形。在 多晶硅膜图形上形成的第一氧化物膜的一部分具有这样的厚度，该厚度基 本上与在金属硅化物膜图形的侧壁上形成的第一氧化物膜的一部分的厚度相同。该方法的一个问题为，当形成器件时没有留下多的热预算(budget) 以允许热氧化。使用该方法处理非常浅的结是非常困难的，因为氧化会损 害结，即使在非常低的温度下进行氧化。另外，因为在该方法中在接触形 成之前形成所有的层，即在开口接触孔之后没有层被形成，所以无法保证 这是一种防短路的解决方案。另一挑战为当衬里14被所述接触穿透时保持村里14的任何的本征应 力。更具体而言，公知将应力施加到场效应晶体管(FET)来改善它们的 性能。当沿纵向方向(即沿电流流动的方向)施加时，？>知拉伸应力可以 提高电子迁移率(或n-沟道FET (NFET)驱动电流)以及^^知压缩应力 可以提高空穴迁移率(或p-沟道FET (PFET)驱动电流)。 一种向FET 施加这样的应力的方法为^f吏用^^it应力衬里，例如氮化硅(Si3Nj 。例如， 可以使用拉伸应力氮化硅衬里在NFET沟道中产生拉伸，同时使用压缩应 力氮化硅衬里在PFET沟道中产生压缩。不幸地，当以百万计的用于接触 的孔来穿孔衬里时，极大地劣化了应力特性。结果，同样降低了增强载流 子迁移率的效果，并失去了器件性能增强的特征。发明内容公开了一种形成接触的方法和相关的半导体器件。 一种方法包括在 所述结构和所述衬底之上形成笫一衬里，所述第一衬里覆盖所述结构的侧 壁；在所述第一衬里和所述结构之上形成介质层；在所述介质层中形成到 所述笫一衬里的接触孔；在所述接触孔中包括在覆盖所述侧壁的所述第一 衬里之上形成第二衬里；去除在所述接触孔的底部处的所述第一和第二衬 里；以及使用导电材料填充所述接触孔以形成所述接触。所述结构的所述 側壁之上的较厚的衬里防止了短路，并允许至少保持在一个或多个所述衬 里中的任何的本征应力。本公开的第一方面提供了一种邻近衬底上的结构形成接触的方法，所 述方法包括在所述结构和所述衬底之上形成第一衬里，所述第一衬里覆 盖所述结构的侧壁；在所述第一村里和所述结构之上形成介质层；在所述介质层中形成到所述第一衬里的接触孔；在所述接触孔中包括在覆盖所述侧壁的所述第一衬里之上形成第二衬里；去除在所述接触孔的底部处的所 述第 一和第二衬里；以及使用导电材料填充所述接触孔以形成所述接触。本公开的第二方面提供了 一种半导体器件包括包括介质帽的栅极结 构；邻近所述栅极结构的接触，所述接触延伸越过所述栅极结构的拐角； 沿所述栅极结构的侧壁延伸的第 一衬里；以及在所述栅极结构的所述侧壁 之上的所述第 一衬里之上的第二衬里。本公开的第三方面提供了一种方法包括在衬底上形成栅极结构，所 述栅极包括介质帽；在所述栅极结构和所述衬底之上形成村里，归因于存 在的拓朴，沿所述栅极结构的侧壁的所述衬里的厚度基本上大于在所述衬 底之上的所述衬里的厚度；以及形成延伸越过所述栅极结构的所述拐角的 接触，在所述接触形成期间所述村里和所述介质帽防止了所述拐角开口 。其他问题。
通过本公开的各种方面的下列详细说明，并结合描述了本公开的各种 实施例的附图，将可以更好地理解本公开的这些和其他方面，其中图1示出了根据现有技术的形成接触的方法中的阶段；图2-7示出了根据本公开的实施例邻近结构形成接触的方法的截面视 图，其中图7示出了半导体器件的实施例；以及图8示出了在图7的结构的拐角附近的放大视图。应该注意，本公开的附图未按比例绘制。附图仅仅旨在描述本公开的 典型方面，因此不应将其考虑为限制本^Hf的范围。在附图中，使用相同 的标号代表附图之间的相同基元。
具体实施方式
回到图中，图2-8示出了邻近衬底110上的结构108形成接触IOO(图7)的方法，其中图7还示出了相关的半导体器件112。图2示出了在结构108例如栅极和衬底110之上形成第一衬里106。 将结构108示例为栅极结构120,其包括栅极导体122、间隔物124、源极 /漏极125、栅极介质126以及栅极介质帽128。介质帽128包括氧化铝(A1203)、碳化硅(SiC)、化学气相淀积(CVD)的金刚石或相似的材 料以相对于二氧化硅(Si02)和氮化硅(Si3N4)具有高的选择性。例如， 氧化铝相对于二氧化硅具有至少约10:1的比率。应该理解，虽然在此将结 构108描述为栅极结构，但是它可以包括各种集成电路(IC)结构，例如 电容器、电阻器、布线等等。如图所示，第一衬里106覆盖侧壁132并覆盖结构108的拐角130。 第一衬里106可以包括氮化硅、氧化铝或其他普通村里材料。可以通过淀 积形成第一村里106,这里所使用的淀积包括适合淀积的材料的任何现在 公知或以后开发的技术，包括但不局限于化学气相淀积(CVD)、低压 CVD ( LPCVD )、等离子体增强CVD ( PECVD )、半大气压(semi-atmosphere )CVD( SACVD )和高密度等离子体CVD( HDPCVD )、 快速热CVD (RTCVD)、超高真空CVD (UHVCVD)、限制反应处理 CVD (LRPCVD)、金属有机CVD (MOCVD)、濺射淀积、离子束淀 积、电子束淀积、激光辅助淀积、热氧化、热氮化、旋涂法、物理气相淀 积(PVD)、原子层淀积(ALD)、化学氧化、分子束外延(MBE)、镀 敷、蒸发等。第一衬里106的厚度范围具为约20nm到约2000nm。在一个 实施例中，第一村里106包括本征应力以改善结构108即栅极的载流子迁 移率。图2还示出了例如通过淀积在第一衬里106和结构108之上形成介质 层140。介质层140包括任何现在公知或以后开发的层间介质例如CVD 二 氧化硅、基于原硅酸四乙酯(Si(OC2H5)4(TEOS))的二氧化硅、掺杂的玻 璃例如氟化的硅氧化物(FSG)或硅酸硼磷玻璃(BPSG)、聚合物、氬 化硅氧碳化物(SiCOH)、多孔SiCOH等。如需要，介质层140可以被 平坦化。在图3-4中，示出了在介质层140中形成到第一衬里106的接触孔150 (图4)。可以使用任何公知或以后开发的技术，例如，淀积掩模152,构 图掩模152,蚀刻以开口掩模152并使用掩模152蚀刻接触孔150，来形成 接触孔150。如所描述的，接触孔150没有穿透第一衬里106。在一个实施 例中，介质层140相对于第一衬里106的蚀刻速率比率为约10:1至约 100:1。在一个特定的实例中，可以使用四氟代甲烷(CF4 )和六氟化硫(SF6 ) 等离子体蚀刻介质层140，停止在第一衬里106的顶表面154处。在该情 况下，蚀刻选择性为约10:1。为了确保该方法不引入接触电阻，可以增加 接触孔150的直径的公差来确保接触100 (图7 )的最终直径满足基本规则 (ground rule)。例如，如下面将描述的，如果第二4于里160 (图5 )具 有20nm的厚度，则公差可以为40nm，即，约为第二衬里160的厚度的 两倍。图5示出了在接触孔150 (图4)中包括侧壁132上的第一衬里106 以及可能的拐角130之上形成(例如，淀积)第二衬里160。(掩模152 已经被剥离)。第二衬里160具有处于约5rnn至约200nm的范围的厚度， 并包括例如氮化硅、氧化铝、氧化钽和/或氮化钛。在一个实施例中，由不 同的材料例如氧化铝和氮化硅分别制造第一衬里106和第二衬里160。然 而，这不是必须的。在淀积第二衬里160之后，接触孔150直径变得与基 本规则所规定的直径相同。同样，由于几何效应，第二衬里160在结构108 的拐角130处的厚度大于在接触孔150的底部170处即衬底110之上的厚 度。图6示出了例如使用各相同性蚀刻去除在接触孔150的底部170处的 第一衬里106和第二衬里160。 一定程度的过蚀刻是必要的以确保完全去 除在底部170处的衬里106、 160。因为衬里160在拐角130处的厚度大于 在底部170处的厚度，所以存在合理的工艺窗口以从底部107去除衬里106 和160而不损坏在结构108的侧壁132处的衬里160。图7示出了使用导电材料180例如鵠(W)、铜(Cu)、铝(Al)或 任何其他常规的接触材料填充接触孔150 (图6 ),以形成接触IOO。如有必要，导电材料180可以被平坦化。还可以使用例如氧化钽的接触衬里182 (仅图8)。图8示出了在图7的结构108的拐角130附近的》文大视图。沿结构108 的侧壁132延伸的村里106、 160连同介质帽128可以防止短路。在一个实 施例中，村里106、160中的一个或多个可以包括本征应力以改善器件性能。 在该情况下，第二衬里160至少保持在接触孔150的底170 (图6 )处的第 一衬里106的本征应力。具体而言，当接触100穿透第一村里106时，其 会引起应力特性的损失，例如，对PFET器件而言是压缩应力的损失。然 而，第二衬里160保持了第一衬里106的定位，由此防止了其中的应力损 失。另外，当第二衬里160包括本征应力时，其可以增加第一村里106的 本征应力。例如，对于NFET当笫一衬里106具有本征拉伸应力时，同样 具有本征拉伸应力的第二衬里160可以增加应力，从而进一步改善NFET 的性能。例如当希望调节应力时，第二衬里160也可以抵消第一衬里106 的知体应力。双衬里106、 160还可以固有地减少Miller耦合电容，这有 利于高性能。应该理解，虽然在这里描述了形成接触100的实施例，但是可以采用 其他方法。例如，另一实施例包括在村底110上形成包括介质帽128的栅 极结构108,并在栅极结构108和衬底之上形成村里106、 160，沿栅极结 构108的侧壁132的衬里的厚度比在衬底110之上的衬里106的厚度大。 延伸越过栅极结构108的拐角130的接触100通过衬里106、 160和介质帽 128来防止短路，即，在接触形成期间后者防止了拐角130开口。回到图7，还示出了半导体器件112的一个实施例。半导体器件112 包括包含介质帽128的栅极结构108;邻近栅极结构108的接触100，该接 触延伸越过栅极结构108的拐角130;沿栅^f及结构108的侧壁132延伸的 笫一衬里106;以及在栅极结构108的侧壁132之上的第一衬里106之上 的第二衬里160。栅极结构108具有90nm技术或超越90nm技术的尺寸。 如上所述，笫一衬里106和第二村里160中的至少一个包括本征应力。第 一衬里106具有处于约20nm到约2000nm的范围的厚度，并且第二衬里160具有处于约5nm到约20nm的范围的厚度。在集成电路芯片制造中使用上面描述的方法。产生的集成电路芯片可 以由制造商以原料晶片的形式(也就是，作为具有多个未封装芯片的单个 晶片)，作为棵芯片，或以封装的形式分配。在后面的情况中，在单个的 芯片封装(例如具有连接到主板或其他高级载体的导线的塑料载体)中或 在多芯片封装(例如具有单或双表面互连或掩埋互连的陶资载体)中安装 芯片。在任何情况中，然后将芯片与其他芯片、分立电路单元、和/或其他 信号处理器件集成作为(a)中间产品例如主板、或(b)终端产品的一部 分。终端产品可以是包括集成电路芯片的任何产品，从玩具和其他低端应 用到有显示器、键盘或其他输入设备、以及中央处理器的先进计算机产品。 为了示例和说明的目的，已给描述了公开的各种方面。不旨在彻底的详 述本公开，或将本公开限制为所公开的精确形式，并且显而易见，许多修 改和变化是可能的。旨在对于本领域的技术人员显而易见的这样的修改和 变化将被包括在所附权利要求限定的本公开的范围内。
权利要求
1.一种邻近衬底上的结构形成接触的方法，所述方法包括以下步骤在所述结构和所述衬底之上形成第一衬里，所述第一衬里覆盖所述结构的侧壁；在所述第一衬里和所述结构之上形成介质层；在所述介质层中形成到所述第一衬里的接触孔；在所述接触孔中包括在覆盖所述侧壁的所述第一衬里之上形成第二衬里；去除在所述接触孔的底部处的所述第一和第二衬里；使用导电材料填充所述接触孔以形成所述接触。
2. 根据权利要求l的方法，其中所述接触孔具有约为所述第二衬里的 厚度的两倍的公差。
3. 根据权利要求l的方法，其中所述第一衬里包括选自氮化硅和氧化 铝的材料。
4. 根据权利要求l的方法，其中所述第二衬里是包括选自氮化硅、氧 化铝、氳化钽以及氮化钛的材料。
5. 根据权利要求l的方法，其中所述第一衬里和所述第二衬里由不同 材料制造。
6. 根据权利要求l的方法，其中所述第一村里具有处于约20nm到约 2000nm的范围的厚度。
7. 根据权利要求l的方法，其中所述介质层相对于所述笫一衬里的蚀 刻速率比率约为10:1到约100:1。
8. 根据权利要求1的方法，其中所述第二衬里具有处于约5rnn到约 200nm的范围的厚度。
9. 根据权利要求l的方法，其中所述第一衬里包括本征应力。
10. 根据权利要求9的方法，其中所述笫二衬里至少保持在所述接触 孔的底部边缘处的所述第一衬里的所述本征应力。
11. 根据权利要求10的方法，其中所述第二衬里包括本征应力。
12. 根据权利要求ll的方法，其中所述第二衬里的所述本征应力增加 所述第 一衬里的所述本征应力。
13. 根据权利要求l的方法，其中所述第二衬里包括本征应力。
14. 一种半导体器件，包括 栅极结构，包括介质帽；接触，邻近所迷栅极结构，所迷接触延伸越过所述栅极结构的拐角；第一衬里，沿所述栅极结构的侧壁延伸；以及第二衬里，在所述栅极结构的所迷侧壁之上的所述笫一衬里之上。
15. 根据权利要求14的半导体器件，其中所述栅极结构具有卯nm技 术或超越卯nm技术的尺寸。
16. 根据权利要求14的半导体器件，其中所述第一村里和所述第二衬 里中的至少一个包括本征应力。
17. 根据权利要求14的半导体器件，其中所述第一衬里具有处于约 20nm到约2000nm的范围的厚度，以及所述第二衬里具有处于约5nm到 约20nm的范围的厚度。
18. 根据权利要求14的半导体器件，其中所述第一村里包括氮化硅。
19. 一种方法，包括以下步骤 在衬底上形成栅极结构，所述栅极包括介质帽； 在所述栅极结构和所述衬底之上形成衬里，归因于存在的拓朴沿所述栅极结构的侧壁的所述村里的厚度基本上大于在所述衬底之上的所述衬里 的厚度；以及形成延伸越过所述栅极结构的所述拐角的接触，在所述接触形成期间 所述衬里和所述介质帽防止所述拐角开口 。
20. 根据权利要求19的方法，其中所述衬里包括本征应力。
全文摘要
本发明涉及邻近衬底上的结构形成接触的方法以及相关的半导体器件。公开了接触形成方法以及相关的半导体器件。一种方法包括在所述结构和所述衬底之上形成第一衬里，所述第一衬里覆盖所述结构的侧壁；在所述第一衬里和所述结构之上形成介质层；在所述介质层中形成到所述第一衬里的接触孔；在所述接触孔中包括在覆盖所述侧壁的所述第一衬里之上形成第二衬里；去除在所述接触孔的底部处的所述第一和第二衬里；以及使用导电材料填充所述接触孔以形成所述接触。在所述结构的所述侧壁之上的较厚的衬里防止了短路，并允许至少保持在一个或多个所述衬里中的任何的本征应力。
文档编号H01L23/522GK101236917SQ20081000395
公开日2008年8月6日 申请日期2008年1月23日 优先权日2007年1月30日
发明者D·C·埃德尔斯坦, 杨智超, 许履尘 申请人:国际商业机器公司