专利名称：半导体元件及其制造方法及互补式半导体元件的制造方法
技术领域：
本发明有关于一种半导体元件及其制造方法，特别有关于一种包括高电 阻区的半导体元件及其制造方法。
背景技术：
随着半导体集成电路制造技术的发展，芯片中的元件数量不断增加，元 件的尺寸也因积集度的提升而不断地縮小，如何在有限尺寸中，提高半导体 元件的功能，乃成为此领域的开发重点之一。在设计例如高压元件或闪存的 半导体元件时， 一般需要高电阻单元，但一般的晶体管没有提供高电阻单元， 因此造成电路设计的困难，如要特地于元件中制作高电阻单元，往往需要数 道光刻工艺，造成元件制造成本提高。
图1A 图1E显示一习知互补式金属-氧化层-半导俠complementaiy metal oxide semiconductor, CMOS)元件的制作方法。首先请参照图1A，提供一基底102, 其包括一N阱区104和一P阱区106。 一浅沟槽绝缘(shallow trench isolation, STI)108形成于基底102中，用以隔绝N阱区104和P阱区106。接着，形成一P型 晶体管栅极110于基底102的N阱区104上，形成一N型晶体管栅极112于基底102 的P阱区106上。后续，形成一光刻胶图案114，遮盖N阱区104，并进行一离子 布植工艺，于P阱区106中形成N型晶体管轻掺杂漏极区(light doped drain，以 下可简称LDD)109。后续请参照图1B，移除上述光刻胶图案114，形成另一光 刻胶图案116遮盖P阱区106，其后进行另一离子布植工艺，于N阱区104中形成 P型晶体管轻掺杂漏极区118 。
然后，请参照图1C，移除光刻胶图案116，于N型晶体管栅极112和P型晶 体管栅极110的侧壁上形成间隙壁120。接下来，请参照图1D，形成一光刻胶 图案122，遮盖N阱区104，后续，以N型晶体管栅极112和间隙壁120为掩膜，进行一离子布植工艺，于P阱区106中形成N型晶体管源极環极区124。其后， 请参照图1E，移除光刻胶图案122，形成一光刻胶图案128，遮盖P阱区106， 后续，以P型晶体管栅极110和间隙壁120为掩膜，进行一离子布植工艺，于N 阱区104中形成P型晶体管源极/漏极区126。
此习知的CMOS元件所形成的掺杂区皆为低电阻的掺杂区，业界需要于元 件中形成高电阻单元，供设计例如闪存或高压元件等使用，并且形成高电阻 单元所需要额外的黄光光刻工艺步骤越少越好，以控制产品的制造成本。
发明内容
根据上述问题，本发明提供一种半导体元件的制造方法，及此方法所形 成的元件，其所形成的高电阻区，可供设计元件使用，且所需要额外的黄光 光刻工艺的数目相对较少。
本发明提供一种半导体元件的制造方法。首先，形成一栅极于基底上， 形成一掩膜层于栅极和基底上。其后，图形化掩膜层，形成位于栅极两侧的 间隙壁，并同时形成一布植掩膜。接着，以布植掩膜、间隙壁和栅极为掩膜， 进行一第一布植工艺，于基底中形成源极/漏极区，移除布植掩膜和间隙壁。 其后，进行一第二布植工艺，于基底中形成一轻掺杂漏极区和一电阻区。
本发明提供一种半导体元件。 一栅极位于一基底上。 一源极/漏极区位于 基底中。 一电阻区和一轻掺杂漏极区位于基底中，且分别设置于源极/漏极区 两侧，其中栅极两侧不包括间隙壁。
本发明提供一种互补式半导体元件的制造方法。首先，提供一基底，包 括一N阱区和一P阱区，形成一P型晶体管栅极于N阱区上，且形成一N型晶体 管栅极于P阱区上。其后，形成一掩膜层于P型晶体管栅极、N型晶体管栅极和 基底上，图形化掩膜层，分别于P型晶体管栅极和N型晶体管栅极两侧形成间 隙壁，并同时于N阱区和P阱区上形成布植掩膜。接着，以P阱区上的布植掩膜、 间隙壁和N型晶体管栅极为掩膜，进行一第一布植工艺，形成N型晶体管源极 /漏极区，并于后续步骤移除P阱区上的布植掩膜和间隙壁。进行一第二布植工艺，于P阱区中形成一N型晶体管轻掺杂漏极区和一N型晶体管电阻区。以N阱 区上的布植掩膜、间隙壁和P型晶体管栅极为掩膜，进行一第三布植工艺，形 成P型晶体管源极/漏极区。然后，移除N阱区上的布植掩膜和间隙壁，进行一 第四布植工艺，于N阱区中形成一P型晶体管轻掺杂漏极区和一P型晶体管电阻区。
本发明实施例的半导体元件制造方法能够形成电阻区供元件设计使用， 而且所需额外黄光光刻工艺步骤相对较少，可降低元件的制造成本。
图1A 图1E显示一习知M0S元件的制作方法；
图2A 图2E显示本发明一实施例包括电阻区的MOS元件的制作方法； 图3A 图3G显示本发明一实施例包括电阻区的CMOS元件的制作方法。 主要元件符号说明
102 基底； 106 P阱区；
109 N型晶体管轻掺杂漏极区:
110 P型晶体管栅极；
114 光刻胶图案；
118-P型晶体管轻掺杂漏极区;
120 间隙壁；
124 N型晶体管源极/漏极区；
126 P型晶体管源极/漏极区；
128 光刻胶图案；
204~栅极；
208 盖层；
212~掩膜层；
215 浅沟槽绝缘；
218~间隙壁；
104 N阱区；
108 浅沟槽绝缘(STI);
112 N型晶体管栅极； 116 光刻胶图案；
122 光刻胶图案；
202~基底； 206 栅极层； 210~衬垫层； 214 光刻胶图案； 216 布植掩膜； 220~源极/漏极区；222 轻掺杂漏极区；224~电阻区；
302~基底；304 N阱区；
306 P阱区；308 浅沟槽绝缘；
310~栅极层；312~盖层；
314 P型晶体管栅极；316 N型晶体管栅极;
318 衬垫层；320~掩膜层；
322 光刻胶图案；324 布植掩膜；
326~间隙壁；328 光刻胶图案；
330 N型晶体管源极/漏极区；
332 N型晶体管轻掺杂漏极区；
334 N型晶体管电阻区；336 光刻胶图案；
338 P型晶体管源极/漏极区；
340 P型晶体管轻掺杂漏极区；
342 P型晶体管电阻区。
具体实施例方式
本发明实施例提供一种包括电阻区的金属氧化物半导体(metal oxide semiconductor,以下可简称MOS)元件的制作方法，其所需额外的黄光光刻工 艺数目相对较少。
以下以图2A 图2E描述本发明一实施例包括电阻区的MOS元件的制作 方法，首先，请参照图2A，提供一例如硅的基底202，形成一栅极204于基底 202上，栅极204可包括一例如多晶硅的栅极层206、 一例如氮化硅的盖层208 和一例如氮化硅的衬垫层210。较佳衬垫层210具有薄的厚度，例如100埃 500 埃。基底202中包括浅沟槽绝缘215作为元件间的隔绝。
接着请参照图2B，形成一掩膜层212于栅极204和基底202上。掩膜层212 可为正硅酸乙酯(tetmethoxysilane， TEOS)作为前趋物形成的氧化物所组成。 此外，掩膜层212可以由例如氮化物、氮氧化物和/或其它介电材料组成。接下来，以黄光光刻工艺形成一光刻胶图案2i4于掩膜层212上，遮住预定形成电 阻区的区域。后续请参照图2C，以光刻胶图案214为掩膜，对掩膜层212进行 一非等向性刻蚀工艺，将光刻胶图案214的图形转移至掩膜层212，形成一布 植掩膜216，并同时形成位于栅极204两侧的间隙壁218。在本发明一较佳实施 例中，布植掩膜216和间隙壁218由相同材料所组成，例如由氧化物所组成， 且布植掩膜216可邻接浅沟槽绝缘215。然后，请参照图2D，移除光刻胶图案 214，以布植掩膜216、栅极204和间隙壁218为掩膜，进行一第一布植工艺， 于基底202中形成源极/漏极区220。在本发明一实施例中，此晶体管为N型元 件，第一布植工艺的掺杂物为例如磷的N型掺杂物，在本发明另一实施例中， 此晶体管为P型元件，第一布植工艺的掺杂物为例如硼的P型掺杂物，源极/漏 极区220的掺杂量可大体上为1E15 5E15原子/平方厘米(atoms/cm2)。
后续，请参照图2E，以例如刻蚀工艺移除布植掩膜216和间隙壁218。在 一实施例中，间隙壁218和布植掩膜216可同时移除，例如当间隙壁218和布植 掩膜216为氧化物所组成，可进行一浸泡氢氟酸(HF)的刻蚀工艺移除间隙 壁218和布植掩膜216。然后，进行一第二布植工艺，于基底202中源极/漏极区 220的两侧分别形成一轻掺杂漏极区222和一电阻区224，而可构成双扩散式漏 极(double diffused drain, DDD)。第二布植工艺使用的掺杂物型态和第一布植 工艺相同，例如当晶体管为N型元件，第二布植工艺的掺杂物为例如磷的N型 掺杂物，当晶体管为P型元件，第二布植工艺的掺杂物为例如硼的P型掺杂物。
在一实施例中，由于电阻区224和轻掺杂漏极区222釆用相同布植工艺形 成，电阻区224的型态和掺杂量大体上和轻掺杂漏极区222相同，而两者的掺 杂量均较源极/漏极区220低，因此，电阻区224和轻掺杂漏极区222的阻值较源 极/漏极区220高。举例来说，电阻区224的掺杂量大体上为1E14 5E14 atoms/ cm2，源极/漏极区220的掺杂量大体上为lE15 5E15 atoms/cm2，电阻区224的 阻值大体上为1 100K欧姆，源极/漏极区220的阻值大体上为100~500欧姆。
本实施例形成的电阻区224具有较高的电阻，可提供设计元件使用，例如可供闪存或高压元件作为高电阻单元使用。另外，本发明实施例形成高电阻 单元的工艺需要的黄光光刻步骤较少，有利于降低产品的制造成本。
图3A 图3G显示本发明一实施例包括电阻区的互补式金属氧化物半导 体晶体管(CMOS)元件的制作方法。首先请参照图3A，提供例如硅的基底302， 于基底302中形成一N阱区304和一P阱区306。形成一浅沟槽绝缘308隔绝N阱 区304和P阱区306。形成一P型晶体管栅极314于N阱区304上，形成一N型晶体 管栅极316于P阱区306上。N型晶体管栅极316和P型晶体管栅极314皆可包括一 例如多晶硅之栅极层310、例如氮化硅的盖层312和例如氮化硅的衬垫层318。 较佳衬垫层318具有薄的厚度，例如100埃 500埃。
后续请参照图3B，以例如化学气相沉积法沉积一掩膜层320于基底302上。 掩膜层320可为正硅酸乙酯(TEOS)作为前趋物形成的氧化物所组成。接下来， 以黄光光刻工艺形成一光刻胶图案322于掩膜层320上，遮住预定形成高电阻 区的区域。
其后请参照图3C，以光刻胶图案322为掩膜对掩膜层320进行一非等向性 刻蚀工艺，将光刻胶图案322的图形转移至掩膜层320，形成一布植掩膜324， 并同时形成位于N型晶体管栅极316和P型晶体管栅极314两侧的间隙壁326。在 本发明一较佳实施例中，布植掩膜324和间隙壁326由例如氧化物的相同材料 所组成。
接下来请参照图3D，以黄光光刻工艺形成一光刻胶图案328,覆盖N阱区 304和其上的单元。之后，进行一离子布植工艺，于P阱区306中形成一N型晶 体管源极/漏极区330。此实施例的离子布植工艺使用例如磷的N型掺杂物。
请参照图3E，以例如浸泡HF的刻蚀工艺移除P阱区306上的布植掩膜324， 和N型晶体管栅极316两侧的间隙壁326，并进行另一离子布植工艺，于P阱区 306中N型晶体管源极/漏极区330的两侧分别形成一N型晶体管轻掺杂漏极区 332和一N型晶体管电阻区334。在本发明一实施例中，N型晶体管电阻区334 的掺杂量大体上和N型晶体管轻掺杂漏极区332相同，且N型晶体管电阻区334和N型晶体管轻掺杂漏极区332的掺杂量均较N型晶体管源极/漏极区330低。因 此，N型晶体管电阻区334和N型晶体管轻掺杂漏极区332的阻值较N型晶体管 源极/漏极330区高。
请参照图3F，移除上述N阱区304上的光刻胶图案328，于P阱区306上形成 另一光刻胶图案336。接着进行一离子布植工艺，于N阱区304中形成一P型晶 体管源极/漏极区338。请参照图3G，以例如浸泡HF的刻蚀工艺，移除P阱区 306上的布植掩膜324和P型晶体管栅极314两侧的间隙壁326，并进行另一离子 布植工艺，于N阱区304中P型晶体管源极/漏极区338的两侧分别形成一P型晶 体管轻掺杂漏极区340和一P型晶体管电阻区342。在本发明一实施例中，P型 晶体管电阻区342的掺杂量大体上和P型晶体管轻掺杂漏极区340相同，且P型 晶体管电阻区342和P型晶体管轻掺杂漏极区340的惨杂量均较P型晶体管源极/ 漏极区338低。因此，P型晶体管电阻区342和P型晶体管轻掺杂漏极区340的阻 值较P型晶体管源极/漏极区338高。
本发明实施例包括电阻区的晶体管元件的制作方法有许多优点其一是 形成电阻区供元件设计使用，另一优点是所需额外黄光光刻工艺步骤相对较 少，可降低元件的制造成本。例如，比较图1A 1E习知技术CM0S晶体管和本 发明图3A 3G实施例CMOS晶体管工艺步骤可得知，习知技术CMOS晶体管在 布植基底形成源极/漏极区和轻掺杂漏极区时，需要至少四道黄光光刻工艺步 骤，本发明实施例制作CMOS晶体管在布植基底形成源极/漏极区、轻掺杂漏 极区和电阻区时，仅需要约三道黄光光刻工艺步骤，即，本发明实施例制作 电阻区并没有增加黄光光刻工艺步骤，具有控制制造成本的优点。
以上提供的实施例用以描述本发明不同的技术特征，但根据本发明的概 念，其可包括或运用于更广泛的技术范围。须注意的是，实施例仅用以揭示 本发明工艺、装置、组成、制造和使用的特定方法，并不用以限定本发明， 任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与 润饰。因此，本发明的保护范围，当以权利要求范围为准。
权利要求
1. 一种半导体元件的制造方法，其特征在于，所述方法包括提供一基底；形成一栅极于所述基底上；形成一掩膜层于所述栅极和所述基底上；图形化所述掩膜层，形成位于所述栅极两侧的间隙壁，并同时形成一布植掩膜；以所述布植掩膜、所述间隙壁和所述栅极为掩膜，进行一第一布植工艺，于所述基底中形成源极/漏极区；移除所述布植掩膜和所述间隙壁；及进行一第二布植工艺，于所述基底中形成一轻掺杂漏极区和一电阻区。
2. 根据权利要求1所述的半导体元件的制造方法，其特征在于，所述电阻区的掺杂量较所述源极/漏极区低。
3. 根据权利要求2所述的半导体元件的制造方法，其特征在于，所述电阻区的掺杂量大体上为1E14 5E14 atoms/cm2。
4. 根据权利要求1所述的半导体元件的制造方法，其特征在于，所述电阻区和轻掺杂漏极区分别位于所述源极/漏极区的两侧。
5. —种半导体元件，其特征在于，所述半导体元件包括一基底；一栅极，位于所述基底上；一源极/漏极区，位于所述基底中；及一电阻区和一轻掺杂漏极区，位于所述基底中，且分别设置于所述源极/漏极区两侧，其中所述栅极两侧不包括间隙壁。
6. 根据权利要求5所述的半导体元件，其特征在于，所述电阻区的掺杂量较所述源极/漏极区低。
7. 根据权利要求6所述的半导体元件，其特征在于，所述电阻区的掺杂量大体上为1E14 5E14 atoms/cm2。
8. —种互补式半导体元件的制造方法，其特征在于，所述方法包括提供一基底，包括一N阱区和一P阱区；形成一P型晶体管栅极于所述N阱区上，且形成一N型晶体管栅极于所述P阱区上；形成一掩膜层，于所淑型晶体管栅极、所述N型晶体管栅极和所述基底上；图形化所述掩膜层，分别于所述P型晶体管栅极和所述N型晶体管栅极两侧形成间隙壁，并同时于所述N阱区和所述P阱区上形成布植掩膜；以所述P阱区上的所述布植掩膜、所述间隙壁和所述N型晶体管栅极为掩膜，进行一第一布植工艺，形成N型晶体管源极/漏极区；移除P阱区上的所述布植掩膜和所述间隙壁；进行一第二布植工艺，于所述P阱区中形成一N型晶体管轻掺杂漏极区和一N型晶体管电阻区；以所述N阱区上的所述布植掩膜、所述间隙壁和所述P型晶体管栅极为掩膜，进行一第三布植工艺，形成P型晶体管源极/漏极区；移除N阱区上的所述布植掩膜和所述间隙壁；及进行一第四布植工艺，于所述N阱区中形成一P型晶体管轻掺杂漏极区和一P型晶体管电阻区。
9. 根据权利要求8所述的互补式半导体元件的制造方法，其特征在于，所述N型晶体管电阻区的掺杂量较所述N型晶体管源极/漏极区低，且所述P型晶体管电阻区的掺杂量较所述P型晶体管源极/漏极区低。
10. 根据权利要求8所述的互补式半导体元件的制造方法，其特征在于，所述N型晶体管电阻区和所述N型晶体管轻掺杂漏极区分别位于所述N型晶体管源极/漏极区的两侧，且所述P型晶体管电阻区和所述P型晶体管轻掺杂漏极区分别位于所述P型晶体管源极/漏极区的两侧。
全文摘要
本发明提供一种半导体元件及其制造方法及互补式半导体元件的制造方法。该半导体元件的制造方法包括首先，形成一栅极于基底上，形成一掩膜层于栅极和基底上。其后，图形化掩膜层，形成位于栅极两侧的间隙壁，并同时形成一布植掩膜。接着，以布植掩膜、间隙壁和栅极为掩膜，进行一第一布植工艺，于基底中形成源极/漏极区，移除布植掩膜和间隙壁。其后，进行一第二布植工艺，于基底中形成一轻掺杂漏极区和一电阻区。该半导体元件制造方法能够形成电阻区供元件设计使用，而且所需额外黄光光刻工艺步骤相对较少，可降低元件的制造成本。
文档编号H01L21/02GK101499423SQ20081000388
公开日2009年8月5日 申请日期2008年1月28日 优先权日2008年1月28日
发明者车行远 申请人:华邦电子股份有限公司