半导体设备的制作方法

专利名称：半导体设备的制作方法
半导体设备技术领域5 本发明关于一种具有源区域和漏区域之间的半导体基板成为沟道区域 的MOS晶体管的半导体设备，更具体地说，关于一种掩模轻掺杂渗漏(Masked-LDD (Lightly D叩ed Drain))晶体管。所述半导体设备包括 在第一导电型半导体基板的表面侧相互间隔配置的第二导电型漏区域和源 区域；在源区域和漏区域之间的半导体基板上形成的栅绝缘膜；及在栅绝缘 10 膜上形成的栅电极。
背景技术：
与近年移动电话机及便携式游戏机的市场扩大相对应，对于用于液晶驱 动的电路的需要在扩大。为了液晶驱动，在背光电源等等中高电压成为必要， 15 因此，为了其LSI化，高耐压的晶体管成为必要。作为CM0S (互补型金属氧 化物半导体)型中的高耐压晶体管的代表，存在包含M0S晶体管的L0C0S (硅 的局部氧化)偏移晶体管(例如，参见专利文件l)和掩模轻掺杂渗漏晶体 管(例如，参见专利文件2)。首先，关于L0C0S偏移晶体管进行说明。 20 图31是示出L0C0S偏移晶体管的断面图。在P型半导体基板l的表面侧，相互间隔地来形成N-漏区域3d和N-源区域 3s。 N-漏区域3d和N-源区域3s之间的半导体基板l成为沟道区域5。 N-漏区域 3d和N-源区域3s之间的半导体基板l上形成栅绝缘膜51。在栅绝缘膜51上形 成栅电极53。在N-漏区域3d、 N-源区域3s、及形成沟道区域5的区域的半导 25体基板1上形成P型阱区域，在图示中省略。在N-漏区域3d的表面侧，与N-漏区域3d的端部相间隔地形成N+漏区域 lld。在N-源区域3s的表面侧，与N-源区域3s的端部相间隔地形成N+源区域 lls。在半导体基板l的表面，形成用于划定LOCOS偏移晶体管的形成区域的L0C0S氧化膜15。 L0C0S氧化膜15具有比栅绝缘膜51厚的膜厚度。在N-漏区域 3d的沟道区域5侧的端部和N+漏区域lld之间的N-漏区域3d表面，以及在N-源 区域3s的沟道区域5侧的端部和N+源区域lls之间的N-源区域3s表面，形成 5L0C0S氧化膜15。栅电极53的端部配置在LOCOS氧化膜15上。在半导体基板1上形成氧化硅膜类的绝缘膜17，覆盖在栅电极53、 N+漏 区域lld、 N+源区域lls及L0C0S氧化膜15上。在氧化硅膜类的绝缘膜17上形 成含有金属材料的栅导线19g、漏导线19d、及源导线19s。经由在氧化硅膜 类的绝缘膜17上形成的连接孔21，栅导线19g连接栅电极53，漏导线19d连接 ioN+漏区域lld，源导线19s连接N+源区域lls。参照图31至图36，说明LOCOS偏移晶体管的制造过程。 在P型半导体基板1上形成未示出的P型阱区域之后，使用照相制版技术 来形成保护图案(在图中省略)，将其作为掩模，在注入磷的能量为100KeV (千电子伏特)、且剂量为2.0xl0、m—2的条件下注入离子。去除保护图案 15之后，通过在100(TC的温度下暴露在氮气环境中30分钟，注入的磷扩散并活 性化，形成低浓度的N-漏区域3d及N-源区域3s (参见图32)。使用已有的元件分离形成技术来形成膜厚度为500 nm (纳米)的LOCOS 氧化膜15 (参见图33)。在以80 nm的膜厚度来形成栅绝缘膜51之后，连续地堆积多晶硅膜达300 20nm的厚度。使用照相制版技术来形成保护图案。将其作为掩模依次蚀刻来去 除多晶硅膜及栅绝缘膜51，来形成含有多晶硅膜的栅电极53，在栅电极53下 形成栅绝缘膜51。之后，去除保护图案(参见图34)。栅电极53的端部配置 在L0C0S氧化膜15上。在形成在LOCOS偏移晶体管的形成区域具有开口的保护图案之后，在注 25 入砷的能量为30 KeV、剂量为5.0xlO"crm-2的条件下，注入离子。在去除保 护图案之后，通过在90(TC的温度下暴露在氮气环境中30分钟，注入的砷扩 散并活性化，形成高浓度的N+漏区域lld及N+源区域lls (参见图35) 。 N+漏 区域lld及覆盖其周边的低浓度N-漏区域3d构成漏区域，N+源区域lls及覆盖 其周边的低浓度N-源区域3s构成源区域。这样，关于LOCOS偏移晶体管，漏区域及源区域具备二重扩散结构。在整个半导体基板1表面上堆积氧化硅膜类的绝缘膜17达1000 nm的厚度。在形成保护膜之后，将其保护图案作为掩膜，蚀刻去除预定位置的氧化 硅膜类的绝缘膜17，在与N+漏区域lld、 N+源区域lls、栅电极53对应的位置 5形成连接孔21 (参见图36)。在氧化硅膜类的绝缘膜17上形成铝类的金属膜，形成其金属膜的图案， 并形成栅导线19g、漏导线19d、及源导线19s (参见图31)。LOCOS偏移晶体管可以通过具有如下两个特征而实现高耐压化(1)漏 区域及源区域具备二重扩散结构；(2)栅电极53的端部配置在比栅绝缘膜 io 51厚的LOC0S氧化膜15上。关于漏区域及源区域的耐压，其耐压由雪崩击穿决定。如图31所示，在 LOCOS偏移晶体管中，由于N+漏区域lld被N-漏区域3d包围，N+源区域lls被 N-源区域3s包围，因此浓度高的N+漏区域lld及N+源区域lls不直接连接P型 阱。其结果是，漏区域及源区域的雪崩击穿耐压上升到30 V的程度。而且， 15 不具备上述(1) 、 (2)的LOCOS偏移晶体管特征的通常的MOS晶体管的漏区 域及源区域的雪崩击穿耐压为IO V的程度。而且，已知在MOS晶体管中，在栅电极的电位固定于GND (接地)电位的 情况下，栅电极正下方的PN接合处的耐压下降。这个现象称为栅调制接合耐 压，通常的MOS晶体管在10V左右的低值击穿。另一方面，在LOCOS偏移晶体 20 管中，如图3i所示，由于栅电极53的端部触及LOCOS氧化膜15，因此栅电极 53与高浓度N+区域lld、 lls之间的基板垂直方向的距离能够变大，其结果是， 栅调制接合耐压上升到30 V的程度。如上所述，通过采用如下两点的结构上的设计，能够实现高耐压化(1) 漏区域及源区域在高浓度N+区域lld、 11s和低浓度N-区域3d、 3s两个区域形 25成；(2)栅电极53的端部触及L0C0S氧化膜15。下面关于掩模LDD晶体管进行说明。图37是示出以往的掩模LDD晶体管的断面图。在P型半导体基板l的表面侧上相互间隔地形成N-漏区域3d和N-源区域 3s。在N-漏区域3d和N-源区域3s之间的半导体基板l上，形成栅绝缘膜51。在栅绝缘膜51上形成栅电极53。 N-漏区域3d和N-源区域3s之间的半导体基板l成为沟道区域5。形成有N-漏区域3d、 N-源区域3s及沟道区域5的区域的半导体基板1上形成有P型阱区域。在N-漏区域3d的表面侧，与N-漏区域3d的端部相间隔地形成N+漏区域 5lld。在N-源区域3s的表面侧，与N-源区域3s的端部相间隔地形成N+源区域lls。 g卩，从上方看，N+漏区域ll及N+源区域lls与栅电极53相间隔地配置。 在半导体基板l的表面，形成用于划定掩模LDD晶体管的形成区域的L0C0S氧化膜15。 L0C0S氧化膜15具有比栅绝缘膜51厚的膜厚度。在掩模LDD晶体管的形成区域内未形成L0C0S氧化膜15。 io 氧化硅膜类的绝缘膜17在半导体基板1上形成，覆盖在栅电极53、 N+漏区域lld、 N+源区域lls、及L0C0S氧化膜15上。在氧化硅膜类的绝缘膜17上形成含有金属材料的栅导线19g、漏导线19d、及源导线19s。经由在氧化硅膜类的绝缘膜17形成的连接孔21，栅导线19g连接到栅电极53，漏导线19d连接到N+漏区域lld，源导线19s连接到N+源区域lls。 15 参照图37至图42来说明以往的掩模LDD晶体管的制造过程。在P型半导体基板1形成未示出的P型阱区域之后，采用已有的元件分离 形成技术来形成500 nm膜厚度的L0C0S氧化膜15 (参见图38)。在形成80 nm膜厚度的栅绝缘膜51之后，连续堆积多晶体硅膜达300 nm的厚度。用照相制版技术来形成保护图案。将其作为掩模依次蚀刻去除多晶 20体硅膜及栅绝缘膜51，来形成含有多晶体硅膜的栅电极53，并在栅电极53下 形成栅绝缘膜51。此后，去除保护图案(参见图39)。在形成在掩模LDD晶体管的形成区域具有开口的保护图案之后，在注入 磷的能量为30 KeV、剂量为2.0x1013^-2的条件下，注入离子。在去除保护 图案之后，通过在90(TC的温度下暴露在氮气环境中30分钟，注入的磷扩散 25并活性化，形成低浓度的N-漏区域3d及N-源区域3s (参见图40)。形成栅电极53和保护图案，从上方看，该保护图案覆盖与栅电极53邻接 的N-漏区域3d及N-源区域3s的一部分。将其保护图案作为掩模，在注入砷的 能量为30 KeV、剂量为5.0xl0 m-2的条件下注入离子。在去除保护图案之 后，通过在90(TC的温度下暴露在氮气环境中30分钟，注入的砷扩散并活性化，形成高浓度的N+漏区域lld及N+源区域lls (参见图41) 。 N+漏区域lld 及覆盖其周边的低浓度N-漏区域3d构成漏区域，N+源区域lls及覆盖其周边 的低浓度N-源区域3s构成源区域。如此，掩模LDD晶体管中，漏区域及源区域具备二重扩散结构。 5 如此，在栅电极53与N-漏区域3d及N-源区域3s之间不存在L0C0S氧化膜是掩模LDD晶体管的特征。如从此制造过程可以知道的，N-漏区域3d及N-源区域3s的区域根据保护图案确定。这样构造的MOS晶体管称为通过按照保 护图案部分遮蔽高浓度砷的注入而形成的掩模LDD晶体管。继续进行制造过程的说明，在整个半导体基板l表面上堆积氧化硅膜类的绝缘膜17达1000 nm的膜厚度。形成保护图案之后，将其保护图案作为掩 模，蚀刻去除预定位置的氧化硅膜类的绝缘膜17，在与N+漏区域lld、 N+源 区域lls、栅电极53相对应的位置形成连接孔21 (参见图42)。在氧化硅膜类的绝缘膜17上形成铝类的金属膜，形成其金属膜的图案， 形成栅导线19g、漏导线19d、及源导线19s (参见图37)。掩模LDD晶体管和LOCOS偏移晶体管的区别在于，在掩模LDD晶体管，栅电极的漏区域侧的端部及源区域侧的端部未触及LOCOS氧化膜。而且，反映 此区别，掩模LDD晶体管与LOCOS偏移晶体管相比，能够对应的电压(所谓耐 压)变低。其另一方面，关于电流驱动能力，掩模LDD晶体管大。也就是， 可以说，为了在保持中等程度的高耐压功能的同时流过大电流，适合采用掩模LDD晶体管，为了即使损失电流驱动能力也能够处理高电压，适合采用 LOCOS偏移晶体管。在以上的说明中，虽然说明的是漏区域及源区域二者均具有高耐压功能 的情况，但是根据器件规格也可以是仅仅漏区域具有高耐压功能的情况。 下面，着眼于掩模LDD晶体管和LOCOS偏移晶体管的共同点进行说明。掩模LDD晶体管和LOCOS偏移晶体管的共同点是，栅绝缘膜51的膜厚度上升到80 nm的厚度。此膜厚度是假定耐压为30 V的情况，在要求的耐压值比 30V高的情况下，此膜厚度进一步变厚。也就是，由于也向栅电极施加高电 压，因此需要加厚其膜厚度以使栅绝缘膜的绝缘强度能够耐受施加的高电 压。而且，这一点造成这两个器件的重要课题。即，由于栅绝缘膜51的膜厚度达到80 nm厚度，因而形成膜所需要处理时间长时间化。此结果是，通过 形成膜时的热处理的影响，由于已经形成完毕的P型阱及阈值电压(Vth)的 调整，沟道掺杂不纯物再次分布。特别是，由于如果栅绝缘膜变得比大约50 5 nm厚，则氧化时间变得极其长，因此导致完成的器件的特性偏差。这不仅是 高耐压晶体管自身的问题，在把例如电容元件及电阻元件的其它元件、或者 其它用途的晶体管形成在同一半导体基板的情况下，这些元件变得也受到同 样的影响，因此，此处理时间长时间化的问题成为复合混载化的最大阻碍原 因。io 厚栅绝缘膜存在另一个大问题。此问题点参考图43至图46来说明。以往的高耐压晶体管的制造过程中，首先，在形成L0C0S氧化膜15的半 导体基板1上形成厚的栅绝缘膜51，而且，由于形成栅电极53而在整个单晶 片表面上形成多晶体硅膜(参照图43)。下面，使用保护图案(图中省略) 蚀刻去除多晶体硅膜来形成栅电极53 (参照图44)。下面，在使用潮湿蚀刻15 技术来去除栅电极53下之外的厚栅绝缘膜51之后，根据离子注入方法来形成 N+漏区域lld和N+源区域lls (参见图45)。在上述制造过程中，去除栅电极53下之外的厚栅绝缘膜51的原因是，在 如图44所示N+漏区域lld和N+源区域lls的预留形成区域中残留厚栅绝缘膜 51的状态下，由于形成N+漏区域lld和N+源区域lls因而在离子注入时厚栅绝20 缘膜51成为遮蔽物，N+漏区域lld和N+源区域lls不能正常形成。因此，如图 45所示，需要在离子注入前去除在N+漏区域lld和N+源区域lls的预留形成区 域中残留的厚栅绝缘膜51。厚栅绝缘膜51的去除通过潮湿蚀刻来实施，然而由于厚栅绝缘膜51的膜 厚度为80 nm厚，因此厚栅绝缘膜51的去除需要长时间的处理，造成制造过25 程长时间化的问题。在此，关于LOCOS偏移晶体管的问题点进行说明，然而， 在掩模LDD晶体管中，厚栅绝缘膜的去除造成长时间的处理的问题也存在。而且，通过进行此去除处理，由于已经形成完毕的L0C0S氧化膜15也有 膜的减小，因此L0C0S氧化膜15的端部(图45的虚线圆内)如同凹陷部分55 那样形状异常地凹陷(参见图46)。在此，不仅存在来自设计尺寸的偏差，也有引起电气特性异常的风险。即使掩模LDD晶体管，如图37所示，掩模LDD 晶体管的形成区域根据L0C0S氧化膜15而划定，因此在L0C0S氧化膜15的端部 形成凹陷部分，造成与LOCOS偏移晶体管的情况相同的问题。如上所述，形成厚栅绝缘膜在器件形成方面存在多个问题，在此有造成 5高耐压晶体管形成、还有与其它元件复合混载化困难的问题。[专利文件l]日本专利第3275569号公报[专利文件2]日本专利申请公开平9-266255号公报[专利文件3]日本专利申请公开2005-303037号公报io 发明内容本发明要解决的问题本发明的目的是，不造成由于形成厚栅绝缘膜而导致的问题，而提供一 种具有在高耐压器件中能适用的MOS晶体管的半导体设备。解决问题要采用的手段 15 按照本发明的半导体设备，包括第二导电型漏区域和源区域，在第一导电型半导体基板的表面侧有间隔地配置；栅绝缘膜，形成在所述源区域和 漏区域之间的所述半导体基板上；栅电极，形成在所述栅绝缘膜上；以及MOS 晶体管，其中所述源区域和漏区域之间的所述半导体基板成为沟道区域；其中，所述漏区域包括第一漏区域，与所述栅绝缘膜及所述沟道区域相间隔 20 地配置；第二漏区域，在所述第一漏区域和所述沟道区域之间与所述第一漏 区域和所述沟道区域相邻接地配置；以及其中，所述栅电极包括第一栅电 极，在所述栅绝缘膜上形成；第二栅电极，经由栅电极间绝缘膜形成在所述 第一栅电极上；以及其中，所述第一栅电极的所述漏区域侧的端部，从上方 观察与所述第一漏区域相间隔，而且与所述第二漏区域相重叠地配置；以及 25 其中，所述栅绝缘膜和所述第一漏区域之间的所述半导体基板表面平坦地形 成，与栅导线相连接以向所述第二栅电极施加栅电压；在所述第一栅电极中 不连接所述栅导线。构成本发明半导体设备的MOS晶体管包括作为栅电极的第一栅电极和第 二栅电极，所述第一栅电极经由栅绝缘膜形成在半导体基板上，所述第二栅电极经由栅电极间绝缘膜形成在第一栅电极上。而且，用于向栅电极施加栅 电压的栅导线连接至第二栅电极，而不连接至第一栅电极。在此结构中，对 于栅电压的与栅电极间绝缘膜有关的电压V2和与栅绝缘膜有关的电压V1由 在第二栅电极和第一栅电极间的电容值C2与在第一栅电极和半导体基板间 5 的电容值C1决定。E口，即使向栅电极施加的栅电压是高电压，通过调整所述电容值C1和C2，与栅绝缘膜有关的电压V1仍然能够变小，能够不使用厚栅绝缘膜，并且能够适用于高栅电压施加至栅电极的高耐压器件。但是，应用本发明的半导体设备，不限于配备有一般称为高耐压的例如15 V以上的高耐压 的MOS晶体管的半导体设备，而是也适用于配备有能够以低耐压高速操作的 io MOS晶体管的半导体设备。本发明的半导体设备中，能够列举的例子有，所述第二栅电极的端部从 上方观察仅仅配置在所述第一栅电极上。而且，可以形成覆盖所述第一栅电极的端部及侧面、并且与所述第二栅 电极相间隔地配置、与所述第二栅电极由同一材料同时形成的图案。 15 而且，能够列举的例子有，配备所述第一栅电极和所述第二栅电极之间的电容值相互不同的多个上述M0S晶体管。在此情况下，在所述多个MOS晶体管中，能够列举的例子有，仅仅所述 第二栅电极的布局面积相互不同。而且，在模拟电路中，经常使用层积多晶硅的电容元件(二层聚合物电20 容)。因此，能够列举的例子有，在所述半导体基板上，还具有电容元件，该 电容元件具有第一电容元件电极，由与所述第一栅电极相同的材料同时形 成；以及第二电容元件电极，在所述第一电容元件电极上，经由绝缘膜由与 所述第二栅电极相同的材料同时形成。 25 发明的效果本发明的半导体设备中，关于M0S晶体管，漏区域包括第一漏区域， 与栅绝缘膜和沟道区域相间隔地配置；第二漏区域，在第一漏区域和沟道区 域之间与第一漏区域和沟道区域相邻接地配置。栅电极包括第一栅电极， 形成在栅绝缘膜上；第二栅电极，经由栅电极间绝缘膜而形成在第一栅电极上。所述第一栅电极的所述漏区域侧的端部，从上方观察与所述第一漏区域 相间隔，而且与所述第二漏区域相重叠地配置。所述栅绝缘膜和所述第一漏 区域之间的所述半导体基板表面平坦地形成，与栅导线相连接以向所述第二 栅电极施加栅电压。由于所述第一栅电极不连接所述栅导线，由于向栅绝缘 5 膜施加的电压能够比向栅导线施加的栅电压小，因此能够不使用厚栅绝缘 膜，而能够适用于由栅电极施加高栅电压的高耐压器件。而且，如果第二栅电极的端部从上方观察仅仅配置在第一栅电极上，则 即使在制造过程中用于形成第二栅电极的材料的加工残渣形成在第一栅电 极的侧面，由于第二栅电极能够和其加工残渣绝缘，因此能够实现晶体管电 10气特性的安定化。而且，如果形成覆盖第一栅电极的端部及侧面、而且与第二栅电极相间 隔地配置且由与第二栅电极相同的材料同时形成的图案，则能够防止用于形 成第二栅电极的材料的加工残渣在第一栅电极的侧面形成，并能够防止由于 该加工残渣而造成的问题，例如导线部分的电气短路等等。因此，由于所述 15 图案与第二栅电极相间隔地配置，即与第二栅电极绝缘，因此栅电压不施加 到所述图案。因此，所述图案不影响晶体管的电学特性。而且，如果配备第一栅电极和第二栅电极之间的电容值相互不同的多个 M0S晶体管，则能够在同一半导体基板上混载具有相互不同的操作电压的多 个MOS晶体管。20 在此情况下，在所述多个MOS晶体管中，如果仅仅第二栅电极的布局面积相互不同，则能够不使制造过程增加，而能够形成具有相互不同的操作电压的多个MOS晶体管。而且，如果在半导体基板上还配备有电容元件，该电容元件具有第一 电容元件电极，由与所述第一栅电极相同的材料同时形成；以及第二电容元 25 件电极，在第一电容元件电极上，经由绝缘膜由与所述第二栅电极相同的材料同时形成，则容易适用于模拟电路。


图1包括图1A和图1B，概略地示出一个实施例，其中图1A是断面图，图1B是平面图；图2包括图2A和图2B，示出用于说明制造过程的一个例子的最初的过程， 所述制造过程用于形成图1所示的掩模LDD晶体管，其中图2A是断面图，图2B 是平面图；5 图3包括图3A和图3B，示出同一制造过程例子的后续过程，其中图3A是断面图，图3B是平面图；图4包括图4A和图4B，示出同一制造过程例子的再后续过程，其中图4A 是断面图，图4B是平面图；.图5包括图5A和图5B，示出同一制造过程例子的再后续过程，其中图5A io是断面图，图5B是平面图；图6包括图6A和图6B，示出同一制造过程例子的再后续过程，其中图6A 是断面图，图6B是平面图；图7包括图7A和图7B，示出同一制造过程例子的再后续过程，其中图7A 是断面图，图7B是平面图； 15 图8包括图8A和图8B，用于说明施加到第二栅电极的栅电压分压到栅电极间绝缘膜与栅绝缘膜的情况，其中图8A是栅电极的电路图，并示出施加到 栅绝缘膜及栅电极间绝缘膜的电压V1及V2，图8B示出与当第一栅电极9及半 导体基板1之间的电容值为C1且第二栅电极131及栅电极之间的电容值为C2 时的电容值C1、 C2的电容值比相关的电压V1及V2; 20 图9包括图9A和图犯，概略地示出另一实施例，其中图9A是断面图，图9B是平面图；图10包括图10A和图10B，概略地示出又一实施例，其中图10A是断面图， 图10B是平面图；图11包括图11A和图11B，概略地示出又一实施例，其中图11A是断面图，25 图11B是平面图；图12包括图12A和图12B，概略地示出又一实施例，其中图12A是断面图， 图12B是平面图；图13包括图13A和图13B，概略地示出又一实施例，其中图13A是断面图， 图13B是平面图；图14包括图14A、图14B、及图14C，概略地示出又一实施例，其中图14A 是断面图，图14B是平面图，图14C示出相对于栅电压的各个晶体管的设置例 子；图15是概略地示出又一实施例的断面图； 5 图16是示出用于说明制造过程的一个例子的最初的过程的断面图，所述制造过程用于形成图15所示的掩模LDD晶体管及通常的M0S晶体管； 图17是示出同一制造过程例子的后续的过程的断面图； 图18是示出同一制造过程例子的再后续的过程的断面图； 图19是示出同一制造过程例子的再后续的过程的断面图； 10 图20是示出同一制造过程例子的再后续的过程的断面图； 图21是示出同一制造过程例子的再后续的过程的断面图； 图22是概略地示出又一实施例的断面图；图23是示出用于说明制造过程的一个例子的最初的过程的断面图，所述 制造过程用于形成图22所示的掩模LDD晶体管及电容元件； 15 图24是示出同一制造过程例子的后续的过程的断面图；图25是示出同一制造过程例子的再后续的过程的断面图； 图26是示出同一制造过程例子的再后续的过程的断面图； 图27是示出同一制造过程例子的再后续的过程的断面图； 图28是示出同一制造过程例子的再后续的过程的断面图； 20 图29包括图29A和图29B，概略地示出又一实施例中的电容元件，其中图29A是断面图，图29B是平面图；图30包括图30A和图30B，概略地示出又一实施例中的电容元件，其中图 30A是断面图，图30B是平面图；图31是概略地示出L0C0S偏移晶体管的断面图； 25 图32是示出用于说明图31所示的L0C0S偏移晶体管的制造过程的一个例 子的最初的过程的断面图；图33是示出同一制造过程例子的后续的过程的断面图；图34是示出同一制造过程例子的再后续的过程的断面图；图35是示出同一制造过程例子的再后续的过程的断面图；图36是示出同一制造过程例子的再后续的过程的断面图； 图37是概略地示出以往的掩模LDD晶体管的断面图；图38是示出用于说明图37所示的以往的掩模LDD晶体管的制造过程的一 个例子的最初的过程的断面图；5 图39是示出同一制造过程例子的后续的过程的断面图；图40是示出同一制造过程例子的再后续的过程的断面图；图41是示出同一制造过程例子的再后续的过程的断面图； 图42是示出同一制造过程例子的再后续的过程的断面图；图43是用于说明当形成具备厚栅绝缘膜的L0C0S偏移晶体管时的问题的10 工艺断面图；图44是示出图43的后续的过程的断面图；图45是示出图44的后续的过程的断面图；图46是示出放大的图45的虚线圆所包围的部分的断面图；图47是用于说明在把本发明的层积栅电极结构应用于通常的M0S晶体管 15的情况下的问题的断面图；以及图48是概略地示出使用以往的结构的掩模LDD晶体管把与三个种类的栅 电压值相对应的三个种类的掩模LDD晶体管在同一半导体基板上混载的情况 的断面图。附图符号说明 20 1半导体基板3d -N漏区域3s -N源区域5沟道区域7栅绝缘膜 25 9第一栅电极11栅电极间绝缘膜13, 13-1， 13-2， 13-3第二栅电极15 LOCOS氧化膜(场绝缘膜)19g栅导线41u第一电容元件电极 41t第二电容元件电极 43电容元件电极间绝缘膜具体实施方式
图1包括图1A和图1B，概略地示出一个实施例，其中图1A是断面图，图 1B是平面图。图1A是图1B的A-A位置的断面。图1B中，从上方观察隐藏的部 分也用实线表示。图1A也示意地示出栅导线及栅接触部分。在P型半导体基板(Psub) 1的表面侧相互间隔地形成N-漏区域3d和N-io源区域3s。 N-漏区域3d和N-源区域3s之间的半导体基板l成为沟道区域5。 N-漏区域3d和N-源区域3s之间的半导体基板l上形成栅绝缘膜7。栅绝缘膜7含 有例如氧化硅膜，其膜厚度为20 nm。在形成有N-漏区域3d、 N-源区域3s及 沟道区域5的区域的半导体基板1形成P型阱区域，图中省略。在栅绝缘膜7上形成第一栅电极9。第一栅电极9含有例如多晶硅膜，其 15膜厚度为300 nm。第一栅电极9上经由栅电极间绝缘膜11形成第二栅电极13，栅电极间绝 缘膜ll含有例如氧化硅膜，其膜厚度为20 nm。第二栅电极13含有例如多晶 硅膜，其膜厚度为300 nm。在N-漏区域3d的表面侧与N-漏区域3d的端部相间隔形成N+漏区域lld。 20在N-源区域3s的表面侧与N-源区域3s的端部相间隔形成N+源区域lls。 N+漏 区域lld及N+源区域lls比N-漏区域3d及N-源区域3s具有更浓的N型不纯物浓度。如此，漏区域及源区域具备二重扩散结构。在半导体基板1的表面形成用于划定掩模LDD晶体管的形成区域的L0C0S 氧化膜15。 L0C0S氧化膜15比栅绝缘膜7具有更厚的膜厚度，其膜厚度例如为 25 500 nm。除去在栅绝缘膜7上配置的第一栅电极9的端部部分，第一栅电极9 的端部配置在L0C0S氧化膜15上。第一栅电极9的端部从上方观察与N+漏区域 11d及N+源区域lls相间隔地配置。在半导体基板1上形成氧化硅膜类的绝缘膜17，覆盖在第一栅电极9、第 二栅电极13、 N+漏区域lld、 N+源区域lls及L0C0S氧化膜15上。在氧化硅膜类的绝缘膜17上形成含有例如铝的金属材料的栅导线19g、漏导线19d、及源导线19s。经由在氧化硅膜类的绝缘膜17形成的连接孔21，栅导线19g连接至 第二栅电极13，漏导线19d连接至N+漏区域lld，源导线19s连接至N+源区域 lls。栅导线19g不连接至第一栅电极9。5 图2A和B至图7A和B顺序示出制造过程的一个例子，所述制造过程用于形成图1所示的掩模LDD晶体管，各图的A图是断面图，B图是平面图，A图是B图 的A-A位置的断面。在B图，从上方观察隐藏的部分也用实线标记。参照图l 至图7说明制造过程的 一个例子。在P型半导体基板1形成未示出的P型阱区域之后，使用照相制版技术形io 成保护图案(在图示中省略)，将其作为掩模，在注入磷的能量为100 KeV 且剂量为2.0xl0、/n-2的条件下注入离子。在去除保护图案之后，通过暴露 在100(TC温度的氮气环境中30分钟，注入的磷扩散并活性化，形成低浓度的 N-漏区域3d及N-源区域3s (参见图2)。使用己有的元件分离形成技术，来以500 nm的膜厚度形成LOCOS氧化膜1515 (参见图3)。在以20 nm的膜厚度形成栅绝缘膜7之后，连续堆积多晶硅膜达300 nm 的厚度。使用照相制版技术来形成保护图案。将其作为掩模，通过各向异性 干蚀刻技术，依次蚀刻去除多晶硅膜及栅绝缘膜7，来形成含有多晶硅膜的 第一栅电极9，仅仅在第一栅电极9下形成栅绝缘膜7。之后，去除保护图案20 (参见图4)。第一栅电极9的端部配置在L0C0S氧化膜15上。因此，栅氧化 膜7的蚀刻去除也可以根据湿蚀刻技术来进行。在第一栅电极9的表面以20 nm的厚度形成栅电极间绝缘膜ll之后，连续 堆积多晶硅膜达300 nm的厚度。使用照相制版技术来形成保护图案。将其作 为掩模，通过各向异性干蚀刻技术，依次蚀刻去除多晶硅膜及栅电极间绝缘25 膜ll，来形成含有多晶硅膜的第二栅电极13，仅仅在第二栅电极13下形成栅 电极间绝缘膜ll。此后，去除保护图案(参见图5)。从上方观察，第二栅 电极13的端部配置在第一栅电极9上。因此，栅电极间绝缘膜ll的蚀刻去除也可以根据湿蚀刻技术来进行。形成在掩模LDD晶体管的N+漏区域lld及N+源区域lls的形成区域具有开口22a的保护图案22 (参见阴影部分)。开口22a形成在保护图案22，在沟道 的长方向与第一栅电极9相距预定间隔。将保护图案22作为掩模，在注入砷 的能量为30 KeV且剂量为5.0xlO"cm一的条件下注入离子。去除保护图案22 之后，通过在90(TC的温度下暴露在氮气环境中30分钟，注入的砷扩散并活 5 性化，高浓度的N+漏区域lld及N+源区域lls被形成(参见图6)。覆盖N+漏 区域lld及其周边的低浓度N-漏区域3d构成漏区域，覆盖N+源区域lls及其周 边的低浓度N-源区域3s构成漏区域。而且，在示出N+漏区域lld及N+源区域 lls的活性化后的状态的图中，方便地示出保护图案22。在整个半导体基板1的表面上堆积例如NSG (无掺杂硅酸盐玻璃)膜和 io BPSG (硼磷硅酸盐玻璃)膜的层积膜的氧化硅膜类的绝缘膜17达1000 nm的 膜厚度。保护图案形成之后，将其保护图案作为掩模，蚀刻去除预定位置的 氧化硅膜类的绝缘膜17，在与N+漏区域lld、 N+源区域lls、第二栅电极13相 对应的位置形成连接孔21 (参见图7)。在氧化硅膜类的绝缘膜17上形成例如铝类的金属膜，形成其金属膜的图 15案，形成栅导线19g、漏导线19d、及源导线19s (参见图l)。在此实施例中，由于具备如下两个特征因此漏区域及源区域能够耐高电 压(1)漏区域及源区域具备二重扩散结构；(2)第一栅电极9的端部配 置在比栅绝缘膜7厚的L0C0S氧化膜15上。而且，由于在第一栅电极9上经由栅电极间绝缘膜11而配置第二栅电极 20 13，成为层积结构的栅电极，因此，向第二栅电极13施加的栅电压分压到栅 电极间绝缘膜11和栅绝缘膜7。因此，栅电极也能够耐高电压。参照图l和图 8对此进行说明。图8包括图8A和图8B，用于说明施加到第二栅电极的栅电压分压到栅电 极间绝缘膜11与栅绝缘膜7的情况。图8A是栅电极的电路图，并示出施加到 25 栅绝缘膜7及栅电极间绝缘膜11的电压V1及V2，图8B示出与当第一栅电极9及 半导体基板1之间的电容值为C1且第二栅电极13及第一栅电极9之间的电容 值为C2时的电容值C1、 C2的电容值比相关的电压V1及V2。在把第一栅电极9和半导体基板1之间的电容值作为C1，把第二栅电极13 和第一栅电极9之间的电容值作为C2的情况下，与栅绝缘膜7相关的电压V1和与栅电极间绝缘膜11相关的电压V2如图8所示。如果假定C1-C2，则电压V1减小到相对于施加到第二栅电极13的栅电压(Vdd)的一半。这表示栅绝缘膜厚度有以往的一半即可。g卩，不通过长时间的热处理来形成厚栅绝缘膜，可以使栅电极具有高耐压功能。5 虽然在此实施例中，把栅电极间绝缘膜ll形成为由氧化硅膜构成的单层膜，但是栅电极间绝缘膜可以是例如由氧化硅膜/氮化硅膜/氧化硅膜构成的层积膜，即所谓0N0膜。因为总体上ONO膜比氧化硅单层膜绝缘强度高，因 此可能承受施加到第二栅电极13的电压值的大部分。也就是，能够压低与栅 绝缘膜7有关的电压。而且，此时，由于栅绝缘膜7以氧化硅膜的情况形成，io 因此原则上不发生由于热载体的捕获而造成的电气特性的漂移的问题。与栅绝缘膜7有关的电压V1能够通过图8所示的计算公式算出。因此，通 过把栅电极间的绝缘膜11作为0N0膜，能够提高绝缘强度，也就是能够增大 分压电压V2。下面说明对其的积极利用。即，把C2设置为相对于C1小。例如， 如果C2二C1/3，则从图8的计算结果表得到Vdd二28 V时，V2二21 V， Vl = 715V，在驱动电压Vdd二28 V的高电压环境下，只向栅绝缘膜7施加7 V。而且，如图9所示，通过使半导体基板1和第一栅电极9之间的栅绝缘膜7 的面积比第一栅电极9和第二栅电极13之间的栅电极间绝缘膜11的面积变 大，能够降低C2。如此，通过调整半导体基板1和第一栅电极9之间的栅绝缘 膜7的面积与第一栅电极9和第二栅电极13之间的栅电极间绝缘膜9的面积的20比率，能够相对于施加到第二栅电极13的栅电压来控制与栅绝缘膜7有关的 电压。而且，即使通过调整栅绝缘膜7和栅电极间绝缘膜11的膜厚度，也能够 控制电容值C1和C2，也能够把与栅绝缘膜7有关的电压设置为所希望的值。如此，相对于施加至第二栅电极13的栅电压的与栅绝缘膜7有关的电压 25 能够根据栅绝缘膜7和栅电极间绝缘膜11的膜的种类、栅绝缘膜7和栅电极间 绝缘膜ll的面积、栅绝缘膜7和栅电极间绝缘膜11的膜厚度来控制。在图l所示的实施例的制造过程中，在形成第一栅电极9之后，在整个半 导体基板l的表面上经由栅电极间绝缘膜ll来形成多晶硅膜，由于通过各向 异性干蚀刻技术形成其多晶硅膜的图案，来形成第二栅电极13，因此如图IO所示，在第一栅电极9的侧面形成多晶硅加工残渣23 (图10B中阴影所示)。多晶硅加工残渣23与第一栅电极9及N-区域3d、 3s经由与栅电极间绝缘膜11 同一材料同时形成的绝缘膜图案来形成。在此实施例中，由于多晶硅加工残渣23与第一栅电极9及第二栅电极13 5 绝缘，因此多晶硅加工残渣23对晶体管操作没有恶劣影响。而且，如图47所 示，在把本发明的层积栅电极结构应用于通常的MOS晶体管的情况下，在用 于形成N+区域lld和lls而注入离子时多晶硅加工残渣23成为遮蔽物，由于不 向图中符号X的部分注入离子，因此从上方观察N+区域lld和lls与第一栅电 极9相间隔地形成。因此，在通常的MOS晶体管的结构中，不能采用本发明的io 层积栅电极结构。在图10所示的实施例中，虽然多晶硅加工残渣23对晶体管操作不具有恶 劣影响，但是要考虑，如果在制造过程中多晶硅加工残渣23剥落并在半导体 基板上移动，则多晶硅加工残渣23成为所谓的异物，例如导线部分的电气短 路，进而导致成品率低下。15 下面，说明不产生多晶硅加工残渣23的实施例。图11包括图11A和图11B，概略地示出又一实施例，其中图11A是断面图， 图11B是平面图。图11A是图11B的A-A位置的断面。图11B中，从上方观察隐 蔽的部分用实线标记。图11A示意地示出栅导线及栅接触部分。实现与图l相 同功能的部分用相同符号表示。20 在此实施例中，与图l所示的实施例相同，第二栅电极13仅仅形成在第一栅电极9上。而且，从上方观察，第二栅电极13的端部与第一栅电极9的端 部相间隔地配置。此实施例与图l所示的实施例的不同点在于，形成经由绝缘膜图案25覆 盖第一栅电极9的端部及侧面、且与第二栅电极13相间隔地配置、并由与第 25二栅电极13相同的材料同时形成的多晶硅图案27。多晶硅图案27由于与第二 栅电极13相间隔地配置，因此与第二栅电极13相绝缘。绝缘膜图案25由与栅 电极间绝缘膜11相同的材料同时形成。根据此实施例，由于多晶硅图案27覆盖第一栅电极9的端部及侧面，因 此，当通过各向异性干蚀刻技术形成用于形成第二栅电极13的多晶硅膜的图案时，在第二栅电极13的侧面不形成多晶硅加工残渣23 (参见图IO)。由此，能够防止由于多晶硅加工残渣23而造成的问题。而且，由于多晶硅图案27与第二栅电极绝缘，因此施加到第二栅电极13 的栅电压不经由多晶硅图案27向栅绝缘膜7施加直接影响。即，能够保持高 5 耐压功能。虽然在所述实施例中，从上方观察，N+漏区域lld及N+源区域lls二者与 第一栅电极9相间隔地配置，但是，如图12所示，可以仅仅N+漏区域lld与第 一栅电极9相间隔地配置，N+源区域lls与第一栅电极9相邻接。而且，虽然在所述实施例中，漏区域及源区域二者具备二重扩散结构，io但是也可以如图13所示，仅仅漏区域具备二重扩散结构。图9至图13所示的各个实施例能够通过变更在参照图1至图7所说明的制 造过程例子中所使用的布局形状(照片掩模的CAD数据)来形成。然而，在使用以往结构的掩模LDD晶体管，把用于多个栅电压值的掩模 LDD晶体管混载到一个半导体基板的情况下，产生多个问题点。15 如图48所示，在混载与例如三个种类的栅电压值相对应的三个种类的掩模LDD晶体管的情况下，需要使这些掩模LDD晶体管的栅绝缘膜51-1、 51-2、 51-3的模厚度分别不同。g卩，在能够由栅电压Vdd二30 V的电压操作的晶体 管R中，使栅绝缘膜51-l的膜厚度为80 nm，在能够由栅电压Vdd二22. 5 V的 电压操作的晶体管S中，使栅绝缘膜51-2的膜厚度为50 nm，在能够由栅电压20 Vdd=15 V的电压操作的晶体管T中，使栅绝缘膜51-3的膜厚度为30 nm，等 等，需要分别形成与各个电压带相对应的栅绝缘膜。由于三个种类的不同厚 度的栅绝缘膜形成在一个半导体基板上，因此需要解决的问题极多，诸如处 理流程的长时间化问题、掩模集合的生成数目增加的问题、所述LOCOS氧化 膜的膜损伤的问题(参见图46)、等等。关于此的详细内容参见专利文件3。25 对于此，在构成本发明的掩模LDD晶体管中，由于能够通过调整半导体基板和第一栅电极间的电容值及第一栅电极和第二栅电极间的电容值来控 制与栅绝缘膜有关的电压，因此，即使在把与多个种类的栅电压值相对应的 多个种类的掩模LDD晶体管混载在同一半导体基板上的情况下，不使这些晶 体管中的栅绝缘膜厚度相互不同，即，原样使用同一膜厚度的栅绝缘膜，能够把操作电压带相互不同的多个种类的晶体管混'载在同一半导体基板上。参 见图14，说明把操作电压带相互不同的三个种类的掩模LDD晶体管混载在同 一半导体基板上的实施例。图14包括图14A、图14B、及图14C，概略地示出又一实施例，其中图14A 5是断面图，图14B是平面图，图14C示出相对于栅电压的各个晶体管的设置例 子。图14A是图14B的A-A位置的断面。在图14B中，用实线标记从上方观察隐 藏的部分。图14A示意地示出栅导线及栅接触部分。与图l相同的部分用相同 的符号表示。在此实施例中，把能够由栅电压Vdd^30V的电压操作的晶体管R、能够 io由栅电压Vdd二22.5 V的电压操作的晶体管S、及能够由栅电压Vdd二15 V的 电压操作的晶体管T配备在同一半导体基板1上。在晶体管R、 S、 T中，第二栅电极13-1、 13-2、 13-3的布局面积相互不 同。关于在此以外的部分，例如，由半导体基板1形成的P型阱区域、栅绝缘 膜7、第一栅电极9、栅电极间绝緣膜ll，其形状、不纯物浓度、厚度等等在 15三个晶体管R、 S、 T相同。而且，随着第二栅电极13-1、 13-2、 13-3的平面 形状相互不同，栅电极间绝缘膜11的平面形状在晶体管R、 S、 T相互不同。也就是，在晶体管R、 S、 T中，第一栅电极9和半导体基板1 (P型阱区域) 之间的电容值二C1是相同的，第一栅电极9和第二栅电极13之间的电容值二 C2不相同。具体调整为，在能够由栅电压Vdd-30V的电压操作的晶体管R中， 20C2 = Cl/3，在能够由栅电压Vdd二22.5 V的电压操作的晶体管S中，C2-C1 /2，在能够由栅电压Vdd-15 V的电压操作的晶体管T中，C2=C1。由此， 参照前述图8的计算公式，与栅绝缘膜7相关的电压在三个晶体管R、 S、 T均 为7.5V。即，使用膜厚度、材料、及形成时期相同的栅绝缘膜7，能够获得 可以与施加电压为30 V、 22.5 V、和15 V的三个种类的操作电压带相对应的 25 单片LSI。而且，由于三个晶体管R、 S、 T能够按照使第二栅电极13的布局面积(CAD 数据)相互不同的程度来形成，因此能够通过作为制造方法的参照前述的图 l至图7说明的制造过程来形成。即，能够完全避免参照图48说明的处理流程 长时间化的问题、掩模集合的生成数目增加的问题、场绝缘膜的膜损伤的问题、等等。虽然在图14所示的实施例中，关于三个晶体管R、 S、 T，通过使第二栅电极13-1、 13-2、 13-3仅仅布局面积相互不同，来形成操作电压带相互不同 的晶体管R、 S、 T，但是，使掩模LDD晶体管的操作电压带相互不同的方法不5 仅仅限于此，而是，关于栅绝缘膜7、第一栅电极9、栅电极间绝缘膜ll、及 第一栅电极13，也可以通过使布局面积、膜厚度及材料之中的至少一个相互 不同，来使掩模LDD晶体管的操作电压带相互不同。但是，如果考虑参照图 48所说明的上述问题点，通过仅仅使多个掩模LDD晶体管中第二栅电极的布 局面积相互不同，来使操作电压带相互不同，也是有利的。io 而且，虽然在图14所示的实施例中，三个晶体管R、 S、 T全部与15 V以上的高电压对应，但是，由于构成本发明的掩模LDD晶体管也能够适用于可 以由例如2.5 V程度的低电压来操作的晶体管，因此，也可以把晶体管R、 S、 T之中的一个、两个、或全部制作为可以以操作电压带相互不同的低电压来 操作的晶体管。15 而且，虽然在图14所示的实施例中，在同一半导体基板上混载的晶体管R、 S、 T全部是掩模LDD晶体管，但是，也能够把构成本发明的掩模LDD晶体 管和通常的MOS晶体管混载在同一半导体基板上。参照图15说明其实施例。图15是概略地示出又一实施例的断面图。实现与图l相同的功能的部分 以相同的符号表示。由于掩模LDD晶体管的结构与图1所示的实施例相同，因 20 此省略其说明。在与半导体基板1的掩模LDD晶体管形成区域不同的区域中形成通常的 M0S晶体管。通常的M0S晶体管具备在板导体基板1的表面侧形成的P型阱(在图示中 省略)中相互间隔地形成的N+漏区域29d和N+源区域29s。 ^漏区域29(1和壯 25源区域29s之间的半导体基板l成为沟道区域31。在沟道区域31上形成栅绝缘 膜33。该栅绝缘膜33与掩模LDD晶体管的栅绝缘膜33同时形成，例如膜厚度 为20 nm的氧化硅膜。栅绝缘膜33上形成栅电极35。栅电极35由与掩模LDD晶体管的第一栅电 极9相同的材料同时形成。在半导体基板1上形成氧化硅膜类的绝缘膜17，覆盖在N+漏区域29d上、N+源区域29s上、及栅电极35上。在氧化硅膜类的绝缘膜17上形成含有例如 铝的金属材料的栅导线37g、漏导线37d及源导线37s。经由在氧化硅膜类的 绝缘膜17上形成的连接孔21，栅导线37g连接栅电极35，漏导线37d连接N+漏 5区域29d，源导线37s连接N+源区域29s。图16至图21是依次示出制造过程的一个例子的概略断面图，所述制造过 程用于形成图15所示的掩模LDD晶体管及通常的M0S晶体管。参照图16至图21说明制造过程的一个例子。在P型半导体基板1上形成未示出的P型阱区域之后，使用照相制版技术io 形成保护图案(在图示中省略)，将其作为掩模，在注入磷的能量为100KeV， 剂量为2.0xl0"c加—2的条件下，注入离子。在去除保护图案之后，通过在IOOO 'C的温度下暴露于氮气环境中30分钟，注入的磷扩散并活性化，形成低浓度 的N-漏区域3d及N-源区域3s (参见图16)。使用已有的元件分离形成技术来以500 nm的膜厚度来形成LOCOS氧化膜 1515 (参见图17)。在以20 nm的膜厚度形成成为栅绝缘膜7和33的氧化硅膜之后，连续堆积 多晶硅膜达300 nm的厚度。使用照相制版技术来形成保护图案。将其作为掩 模，通过各向异性干蚀刻技术，依次蚀刻并去除多晶硅膜及氧化硅膜，形成 含有多晶硅膜的第一栅电极9及栅电极35，在第一栅电极9之下形成栅绝缘膜 20 7，在栅电极35之下形成栅绝缘膜33。此后，去除保护图案(参见图18)。 因此，也可以根据湿蚀刻技术来进行栅电极间绝缘膜ll的蚀刻去除。形成在通常的M0S晶体管的形成区域具有开口部分的保护图案39。将保 护图案39作为掩模，通过例如各向同性蚀刻技术，来去除多晶硅加工残渣23 (参见图20)。25 形成保护图案22，该保护图案22在掩模0)0晶体管的,漏区域113及,源区域lls的形成区域具有开口22a，在通常的MOS晶体管的形成区域中具有 开口22b。开口22a在沟道的长方向与第一栅电极9相距预定的间隔，形成在 保护图案22中。将保护图案22作为掩模，在注入砷的能量为30KeV，剂量为 5.0xlO"^一的条件下注入离子。在去除保护图案22之后，通过在90(TC的温度下暴露于氮气环境中30分钟，注入的砷扩散并活性化，形成高浓度N+漏区域lld、 N+源区域lls、 N+漏区域29d及N+源区域29s (参见图21)。而且，在 示出N+漏区域lld及N+源区域lls的活性化后的状态的图21中，为了方便也示 出保护图案22。5 在整个半导体基板1的表面上堆积氧化硅膜类的绝缘膜17达1000 nm的厚度。在形成保护图案之后，将其保护图案作为掩模，蚀刻去除预定位置的 氧化硅膜类的绝缘膜17，在与N+漏区域lld、 N+源区域lls、第二栅电极13、 N+漏区域29d、 N+源区域29s、栅电极35相对应的位置形成连接孔21。在氧化 硅膜类的绝缘膜17上形成例如铝类的金属膜，形成该金属膜的图案，并形成 io 栅导线19g、漏导线19d、源导线19s、栅导线37g、漏导线37d及源导线37s (参 见图15)。在此实施例中，关于掩模LDD晶体管，通过如图8所示进行栅电压的分割， 能够减小与栅绝缘膜7有关的电压，因此，能够以相同材料、相同厚度、同 时形成栅绝缘膜7和通常的晶体管的栅绝缘膜33。 S卩，使用与通常的晶体管 15的栅绝缘膜33相同的特性的栅绝缘膜7，能够形成可以应对高电压的掩模LDD 晶体管。而且，在此实施例中，由于掩模LDD晶体管的栅绝缘膜7和通常的晶体管 的栅绝缘膜33同时形成，由于在掩模LDD晶体管和通常的晶体管在同一半导 体基板上混载的情况下能够实现处理流程的简略化，因此不造成处理流程长 20时间化的上述问题点。而且，由于掩模LDD晶体管的第一栅电极9和通常的晶 体管的栅电极35同时形成，因此能够实现处理流程的简略化。图22是概略地示出又一实施例的断面图。在此实施例中，在与掩模的LDD晶体管的形成区域不同的半导体基板l的位置还进一步具备电容元件，该电 容元件具有由与第一栅电极相同的材料同时形成的第一电容元件电极、和在25 第一电容元件电极上经由绝缘膜由与第二栅电极相同的材料同时形成的第 二电容元件电极。实现与图l相同的功能的部分用同一符号表示。掩模LDD晶 体管的结构由于与图l所示的实施例相同，因而省略其说明。在与掩模LDD晶体管的形成区域不同的半导体基板1的位置，经由LOCOS 氧化模15形成电容元件。此电容元件具备在L0C0S氧化膜15上形成的第一电容元件电极41U、及在第一电容元件电极41上经由电容元件电极间绝缘膜43而形成的第二电容元件电极41t。第一电容元件电极41u由与第一栅电极9相 同的材料同时形成。电容元件电极间绝缘膜43由与栅电极间绝缘膜11相同的 材料同时形成。第二电容元件电极41t由与第二栅电极13相同的材料同时形5 成。氧化硅膜类的绝缘膜17还覆盖第一电容元件电极41u及第二电容元件电 极41t。在氧化硅膜类的绝缘膜17上形成由与栅导线19g、漏导线19d、及源 导线19s相同的材料同时形成的第一电容元件电极导线45u及第二电容元件 电极导线45t。经由在氧化硅膜类的绝缘膜17上形成的连接孔21，第一电容 io 元件电极导线45u连接第一电容元件电极41u，第二电容元件电极导线45t连 接第二电容元件电极41t。图23至图28是依次示出制造过程的一个例子的断面图，所述制造过程用 于形成图22所示的掩模LDD晶体管及电容元件。参照图22至图28说明制造过 程的一个例子。15 在P型半导体基板1形成未示出的P型阱区域之后，使用照相制版技术来形成保护图案(图示省略)，将其作为掩模，在注入磷的能量为100 KeV， 剂量为2.0xl0"cm-2的条件下注入离子。在去除保护图案之后，通过在1000 'C的温度下暴露在氮气环境下30分钟，注入的磷扩散并活性化，低浓度N-漏 区域3d及N-源区域3s形成(参照图23)。20 使用已有的元件分离形成技术，以500 nm的膜厚度来形成LOCOS氧化膜15 (参见图24)。在以20 nm的厚度形成栅绝缘膜7之后，连续堆积多晶硅膜达300 nm的厚 度。使用照相制版技术来形成保护图案。将其作为掩模，通过各向异性干蚀 刻技术，依次蚀刻去除多晶硅膜及栅绝缘膜7，来形成含有多晶硅膜的第一 25 栅电极9和第一电容元件电极41u，在第一栅电极9下形成栅绝缘膜7。因此， 在第一电容元件电极41u下残存栅绝缘膜7在图示中省略。此后，去除保护图 案(参见图25)。在以20 nm的膜厚度形成用来形成栅电极间绝缘膜ll及电容元件电极间 绝缘膜43的氧化硅膜之后，连续堆积多晶硅膜达300 nm的厚度。使用照相制版技术，形成保护图案。将其作为掩模，通过各向异性干蚀刻技术，依次蚀 刻去除多晶硅膜及氧化硅膜，在第一栅电极9上形成第二栅电极13及栅电极间绝缘膜ll，在第一电容元件电极41u上形成第二电容元件电极41t及电容元 件电极间绝缘膜43。因此，在第一栅电极9侧面及第一电容元件电极41u侧面 5 形成多晶硅加工残渣23 (参见图IO)，图示省略。而且，由于即使在第一电 容元件电极41u侧面形成多晶硅加工残渣23，多晶硅加工残渣23也形成在 L0C0S氧化膜15上，因此，对电容元件的电气特性没有恶劣的影响。此后， 去除保护图案(参见图26)。形成保护图案22 (参见阴影部分)，该保护图案22覆盖电容元件形成区 io 域，并且在掩模LDD晶体管的N+漏区域lld及N+源区域lls的形成区域具有开 口22a。开口22a在沟道的长方向与第一栅电极9相距预定的间隔，并形成在 保护图案22中。将保护图案22作为掩模，在注入砷的能量为30 KeV，剂量为 5.0xlO"cm-2的条件下注入离子。在去除保护图案之后，通过在90(TC的温度 下暴露在氮气环境下30分钟，注入的砷扩散并活性化，高浓度N+漏区域lld 15及N+源区域lls形成(参照图27)。在整个半导体基板1表面上堆积例如NSG膜和BPSG膜的层积膜的氧化硅 膜类绝缘膜17达1000 nm的膜厚度。在形成保护图案之后，将其保护图案作 为掩模，蚀刻去除预定位置的氧化硅膜类的绝缘膜17，在与N+漏区域lld、 N+源区域lls、第二栅电极13、第一电容元件电极41u、第二电容元件电极41t 20相对应的位置形成连接孔21 (参见28)。在氧化硅膜类的绝缘膜17上形成例如铝类的金属膜，形成其金属膜的图 案，并形成栅导线19g、漏导线19d、源导线19s、第一电容元件电极导线45u、 及第二电容元件电极导线45t (参见图22)。在此实施例中，由于根据由与第一栅电极9相同的材料同时形成的第一 25电容元件电极41u、由与栅电极间绝缘膜ll相同的材料同时形成的电容元件 电极间绝缘膜43、及由与第二栅电极13相同的材料同时形成的第二电容元件 电极41t，来形成电容元件，因此，不使掩模LDD晶体管的制造过程增加，而 能够在同一半导体基板l上混载电容元件。在此实施例中，在电容元件中，从上方观察，第二电容元件电极41t的端部配置在第一电容元件电极41ll的端部的内侧，在第一电容元件电极41u的 侧面产生多晶硅加工残渣23 (参见图IO)。在第一电容元件电极41u的侧面 形成的多晶硅加工残渣由于位于L0C0S氧化膜15上，因此对晶体管及电容元 件的电气特性不施加影响，然而产生如多晶硅加工残渣剥离的上述问题。 5 因此，在电容元件中，如图29所示，从上方观察，第二电容元件电极41t的端部配置在第一电容元件电极41u的端部的外侧，而在形成第一电容元件 电极41u的接触部分的位置不形成第二电容元件电极41t，如果第二电容元件 电极41t经由电容元件电极间绝缘膜43而覆盖第一电容元件电极41u的端部 及侧面，则能够防止在第一电容元件电极41u的侧面形成多晶硅加工残渣23 io (参见图IO)。在此结构中，还能够利用第一电容元件电极41u的侧面形成 电容元件。由此，增大电容元件的电容值的设计自由度。而且，如图30所示，在电容元件中，从上方观察，第二电容元件电极41t 仅仅配置在第一电容元件电极41u上，也可以配备经由绝缘膜图案25而覆盖 第一电容元件电极41u的端部及侧面的多晶硅图案27。由此，能够防止在第 15—电容元件电极41u的侧面形成多晶硅加工残渣23 (参见图IO)。本领域技术人员根据上述教导可以得知，在替代的实施例中，晶体管的 导电性、半导体基板、阱区域等等可以改变为相反的类型。上面说明了本发明的实施例，然而本发明并不限于此，形状、配置、个 数、材料等等仅仅是例子，在由权利要求的范围记载的本发明的范围内，可20 以进行各种变更。
权利要求
1.一种半导体设备，包括第一导电型的半导体基板；以及金属氧化物半导体晶体管，构建在半导体基板上，所述金属氧化物半导体晶体管包括第二导电型的源和漏电极，置于半导体基板的表面下，彼此分开地放置；沟道区域，在半导体基板表面下的源和漏电极之间；第一绝缘层，置于半导体基板上，覆盖源和漏电极及其间的沟道区域；以及栅电极，置于第一绝缘层，并连接至栅导线以接收栅电压，所述漏电极包括第一漏区域，与沟道区域相分离，并与第一绝缘层相分离；以及第二漏区域，位于第一漏区域和沟道区域之间，具有在第一漏区域和第一绝缘层的边缘之间延伸的平表面，所述栅电极包括第一栅层，位于第一绝缘层上，具有从上方观察与第一漏区域相间隔、且存在于第二漏区域之上的一个边缘，所述第一栅层与栅导线电气隔离；第二栅层，位于第一栅层之上，所述第二栅层与栅导线电气连接；以及绝缘层，位于第一栅层和第二栅层之间，且把第一栅层和第二栅层电气隔离。
2. 按照权利要求l所述的半导体设备，其中，所述第二栅层从上方观察不延伸超过第一栅层的外边缘。
3. 按照权利要求2所述的半导体设备，还包括覆盖层，所述覆盖层配置为覆盖所述第一栅层的外边缘，其中，所述覆盖层和第二栅层由相同材料同时形成在第一栅层之上的不 同部分。
4.按照权利要求l所述的半导体设备，还包括电容器，所述电容器构建 5 在半导体基板上，所述电容器包括第一电极，以与第一栅层相同的材料同时形成在半导体基板之上； 第二电极，以与第二栅层相同的材料同时形成在第一电极之上；以及 绝缘层，位于第一电极和第二电极之间，把第一电极和第二电极电气隔离。10
5. 一种半导体设备，包括第一导电型的半导体基板；以及多个金属氧化物半导体晶体管，构建在半导体基板上，所述多个金属氧 化物半导体晶体管的每个包括第二导电型的源和漏电极，置于半导体基板的表面下，彼此分开 15 地配置；沟道区域，在半导体基板表面下的源和漏电极之间； 第一绝缘层，置于半导体基板上，覆盖源和漏电极及其间的沟道 区域；以及栅电极，置于第一绝缘层，并连接至栅导线以接收栅电压， 20 所述漏电极包括第一漏区域，与沟道区域相分离，并与第一绝缘层相分离；以及第二漏区域，位于第一漏区域和沟道区域之间，具有在第一 漏区域和第一绝缘层的边缘之间延伸的平表面， 25 所述栅电极包括第一栅层，位于第一绝缘层上，具有从上方观察与第一漏区 域相间隔、且存在于第二漏区域之上的一个边缘，所述第一栅层 与栅导线电气隔离；第二栅层，位于第一栅层之上，所述第二栅层与栅导线电气连接；以及绝缘层，位于第一栅层和第二栅层之间，且把第一栅层和第 二栅层电气隔离，以在其间提供电容，所述电容在所述多个金属 氧化物半导体晶体管之中变化。
6.按照权利要求5所述的半导体设备，其中，所述电容通过针对所述多个金属氧化物半导体晶体管的每个确定第二栅层的区域来规定。
7. 按照权利要求5所述的半导体设备，其中，所述第二栅层从上方观察不延伸超过第一栅层的外边缘。
8. 按照权利要求7所述的半导体设备，还包括覆盖层，所述覆盖层配置 io为覆盖所述第一栅层的外边缘，其中，所述覆盖层和第二栅层由相同材料同时形成在第一栅层之上的不 同部分。
9. 按照权利要求5所述的半导体设备，还包括电容器，所述电容器构建在半导体基板上，所述电容器包括 15 第一电极，以与第一栅层相同的材料同时形成在半导体基板之上；第二电极，以与第二栅层相同的材料同时形成在第一电极之上；以及 绝缘层，位于第一电极和第二电极之间，且把第一电极和第二电极电气隔离。
全文摘要
一种不造成由于形成厚栅绝缘膜而导致的问题、且具有在高耐压器件中能适用的MOS晶体管的半导体设备。漏区域具备含有N-漏区域(3d)和N+漏区域(11d)的二重扩散结构。栅电极包括第一栅电极(9)，在栅绝缘膜(7)上形成；第二栅电极(13)，经由栅电极间绝缘膜(11)形成在第一栅电极(9)上。第二栅电极(13)连接栅导线(13g)，第一栅电极(9)不连接栅导线(13g)。在栅绝缘膜(7)和N+源区域(11s)之间的半导体基板(1)的表面配置场绝缘膜(15)。第一栅电极(9)的漏区域侧的端部配置在场绝缘膜(15)上。施加到第二栅电极(13)的栅电压由栅绝缘膜(7)和栅电极间绝缘膜(11)分割。
文档编号H01L29/78GK101276839SQ200810088549
公开日2008年10月1日 申请日期2008年3月28日 优先权日2007年3月28日
发明者上田尚宏 申请人:株式会社理光