专利名称：具填隙组件的集成电路堆叠构造的制作方法
技术领域：
本发明是关于一种具填隙组件的集成电路堆叠构造，尤其是指一种适 用于堆叠多层集成电路芯片的构造。
背景技术：
随着科技的日新月异，人类对于电子产品的要求则越来越朝向轻、薄、 短、小。然而，电子组件亦随此一趋势逐步发展。以往公知技术的集成电 路采以二维平面方式布局，亦即将所有集成电路设置于同一平面上，此方 式虽然工艺简单，但容易造成电子组件的体积庞大，无法符合消费者所预 期。
再者，随着技术的进步，便发展出将二层集成电路上下迭置的方式， 此方式解决原先二维平面布局方式的电子组件过于庞大的问题，有效大幅 减少整体面积。但也随之而带来另一严重问题，集成电路于迭置时，上层 集成电路容易影响到下层集成电路导线的配置。据此，便发展出以间隔层 垫高隔开上下层集成电路以供导线的配置。请参阅图l，图l是公知集成电
路堆叠构造，图中显示有一基板9，而于基板上方堆叠有二层集成电路7,8， 且于此二层集成电路7，8集成电路中设置有一层间隔层81。因此，由间隔层 81堆高二层集成电路7,8之间隔距离，而使得下层集成电路获得相当的高度 空间得以配置导线。惟，此一方式的配置并非适用于所有类型的电子组件， 如储存卡的集成电路构造。再者，集成电路整体的配置会因间隔层81而提 高相当的高度，所提高的高度对于消费者所追求的轻、薄、短、小的目标 的发展无异又造成另一阻碍。
由此可知，如何达成一种能有效降低集成电路的整体高度，又能简化 封装工艺使工艺更稳定，实在是产业上的一种迫切需要。
发明内容
本发明的目的在于提供一种具填隙组件的集成电路堆叠构造，以期能 降低堆叠后集成电路的高度，又能简化封装工艺，使工艺更稳定，同时亦 可提高良率。
为实现上述目的，本发明的具填隙组件的集成电路堆叠构造，包括 一基板、 一填隙组件、 一下层集成电路、 一上层集成电路、以及一封胶层。 其中，基板包括有一上表面，而上表面设有复数第一接点、及复数第二接 点。又，填隙组件设置于基板的上表面上，且填隙组件包括有一特定高度。 下层集成电路设置于基板的上表面上、而且并排于填隙组件的一旁，下层 集成电路包括有一布满复数第一焊垫的焊垫区、及一邻近填隙组件的无焊 垫区。而焊垫区的复数第一焊垫是通过复数第一导线分别电性连接到基板 的复数第一接点。此外，下层集成电路包括有另一高度，而此另一高度是 低于填隙组件的特定高度。
其中，上层集成电路设置于填隙组件上并部分对应遮迭于下层集成电 路的无焊垫区上。而上层集成电路包括有复数第二焊垫，复数第二焊垫是 通过复数第二导线分别电性连接到基板的复数第二接点上。另外封胶层是 封装于基板的上表面上并包覆住下层集成电路、上层集成电路、填隙组件、 复数第一导线、及复数第二导线。因此，本发明由填隙组件而成的堆叠构
造能有效降低集成电路的整体高度，又能简化封装工艺使工艺更稳定，同 时亦可提高良率。
再者，本发明的填隙组件可包括有一基片层、以及分设于基片层上下 方的热固型树脂层。而本发明的基片层可以是一聚亚酰胺基片层。另外， 本发明的基片层亦可为一硅隔板基片层。另外，本发明填隙组件的热固型 树脂层可以是一环氧树脂层。
此外，本发明的填隙组件可包括有一热固型树脂层，而此热固型树脂 层内可混杂有复数填隙体。其中，复数填隙体可包括有复数聚四氟乙烯球 体，当然并非以球体为必要，也可以是椭圆体、几何多边形体、或其它等 效形状。而填隙体的功用主要用于支撑上层集成电路。
较佳的是，本发明的下层集成电路可为一控制集成电路芯片，而上层 集成电路可为一内存集成电路芯片。其中，本发明每一第二导线包括有一引出端、及一入线端，引出端是连接到基板的第二接点，而入线端是连接 到上层集成电路的第二焊垫。亦即其打线方式是由基板的第二接点的引出 端打线至上层集成电路的第二焊垫的入线端。据此，本发明将导线的入线 端电连接到上层集成电路的焊垫上，可使封装高度更縮小，进一步降低整 体高度。
图l是公知技术的剖视图。
图2是本发明一较佳实施例的示意图。
图3是本发明一较佳实施例的A-A线的剖视图。
图4是本发明填隙组件第一实施例的示意图。
图5是本发明填隙组件第二实施例的示意图。 附图中主要组件符号说明
1，9基板 132第二接点 22无焊垫区 33第二焊垫 42热固型树脂层 46填隙体 62第二导线 7,8集成电路 d另-
ll上表面
2下层集成电路
23第一焊垫
4填隙组件
43被覆膜
5封胶层
621引出端
81间隔层.
131第一接点
21焊垫区
3上层集成电路
41基片层
45热固型树脂层
61第一导线
622入线端
D特定高度
具体实施例方式
请参阅图2，为本发明一较佳实施例的示意图，图3是本实施例的A-A 线的剖视图。本发明原适用于任何集成电路的堆叠构造，惟以下本实施例 将以储存卡集成电路的堆叠构造进行说明。图3中显示有基板1，其包括有 一上表面ll，且上表面ll预先布设有各式各样的电路线路，故亦预留有复 数第一接点131、及复数第二接点132。然而，其中复数第一接点131、及 复数第二接点132的数目应视实际需求而设计，而非仅如图中所示的数量。图3还显示本实施例有填隙组件4(spacer dement),其设置于基板l的上 表面11上，而填隙组件4具有一特定高度D。图4显示，在本实施例中，所 使用的填隙组件4是具有一基片层41、以及分设于基片层41上方、及下方 的热固型树脂层42。而图4中更显示最上层为一被覆膜43 (cover film)，于 使用时须先将其剥离。而基片层41在本实施例中是指一聚亚酰胺 (Polyimide)基片层41。此外，在其它实施例中基片层41的另一实施态样 亦可为一硅隔板(Si dummy)。至于，分设于基片层41上方、及下方的热 固型树脂层42在本实施例中是指一环氧树脂层(epoxy)，并由环氧树脂 本身具黏固且热固性的特性，故可于加热烘烤后紧紧黏固基板l、及基片 层41并且硬化以提供强度。
图3显示的下层集成电路2于本实施例中系指控制集成电路芯片，其直 接固设于基板l的上表面ll上、而且并排于填隙组件4的一旁。图2显示下 层集成电路2包括有一布满复数第一焊垫23的焊垫区21、及一邻近该填隙 组件4的无焊垫区22。其中，复数第一焊垫23是通过复数第一导线61分别 电性连接到基板1上的复数第一接点131，且下层集成电路2本身即具有另 一高度d，而由图3可见此另一高度d是低于填隙组件4的特定高度D。
另外，上层集成电路3于本实施例中是指内存集成电路芯片，其迭置 于填隙组件4上并由图2可见其部分对应遮迭于下层集成电路2的无焊垫区 22上方。又，上层集成电路3包括有复数第二焊垫33。其中，复数第二焊 垫33是通过复数第二导线62分别电性连接到基板1上的复数第二接点132 上。
请注意，每一第二导线62都有一引出端621、及一入线端622，其分别 是指在封装工艺中的金线打线(Wire Bonding)方向是由连接自基板1的第 二接点132的引出端621开始，向上拉线而以其入线端622连接至上层集成 电路3的第二焊垫33。
据此，此与一般公知储存卡的内存集成电路芯片打线方式相异。 一般 公知的打线方式皆由上层的内存集成电路芯片往下打到基板的接点上，但 在本例中却改由下方基板的接点往上打线到上层的内存集成电路芯片，其 主要是因为一般内存集成电路芯片的焊垫面积较大，而金线由基板l的第二接点132开始往上打到较大的第二焊垫33时，较不易产生入线端622的焊 点扩开波及隔邻的其它焊垫而产生短路的情况，故本实施例可提高良率。 又， 一般而言金线的打线方式，其引出端621的拉线高度与角度将远 高于入线端622的拉线高度与角度，故本例中将需要较高高度的引出端621 电连接至下方基板1的第二接点132，且将需要较小高度的入线端622电连 接至上层集成电路3的第二焊垫33，故可以降低总高度，避免金线外露产 生风险，并且又能简化封装工艺使工艺更加稳定。再者，于相同的集成电 路芯片厚度条件下，能有足够空间再向上堆叠更多层芯片，达到使用容量 倍增的效果。
其中，图3另显示有封胶层5，其是通过封胶工艺(Molding)—体封装并 包覆住下层集成电路2、上层集成电路3、填隙组件4、复数第一导线61、 及复数第二导线62于基板1的上表面11上，加以电绝缘并提供保护强度。
请再参阅图5是本发明第二实施例的填隙组件示意图。图5显示的填隙 组件4，其包括有一整层热固型树脂层45，且于热固型树脂层45内混杂有 复数填隙体46。在本第二实施例中使用的填隙体46是掺入复数聚四氟乙烯 球体，便是俗称铁弗龙(Teflon)球体，以利用各球体的直径以撑起足够高度， 当然在本实施例中复数填隙体46也可以改用椭圆体、几何多边形体、或其 它等效形状皆可。
上述实施例仅为了方便说明而举例而已，本发明所主张的权利范围自 应以申请的权利要求范围所述为准，而非仅限于上述实施例。
8
权利要求
1、一种具填隙组件的集成电路堆叠构造，包括一基板，包括有一上表面，该上表面设有复数第一接点、及复数第二接点；一填隙组件，设置于该基板的该上表面上，该填隙组件包括有一特定高度；一下层集成电路，设置于该基板的该上表面上、而且并排于该填隙组件的一旁，该下层集成电路包括有一布满复数第一焊垫的焊垫区、及一邻近该填隙组件的无焊垫区，该复数第一焊垫是通过复数第一导线分别电性连接到该基板的该复数第一接点，该下层集成电路包括有另一高度，该另一高度是低于该填隙组件的该特定高度；一上层集成电路，设置于该填隙组件上并部分对应遮迭于该下层集成电路的该无焊垫区上方，该上层集成电路包括有复数第二焊垫，该复数第二焊垫是通过复数第二导线分别电性连接到该基板的该复数第二接点上；以及一封胶层，是封装于该基板的该上表面上并包覆住该下层集成电路、该上层集成电路、该填隙组件、该复数第一导线、及该复数第二导线。
2、 如权利要求l所述具填隙组件的集成电路堆叠构造，其中，每一第二导线包括有一引出端、及一入线端，该引出端是电连接到该基板的该第二接点，该入线端电连接到该上层集成电路的该第二焊垫。
3、 如权利要求l所述具填隙组件的集成电路堆叠构造，其中，该填隙组件包括有一基片层、以及分设于该基片层上下方的热固型树脂层。
4、 如权利要求3所述具填隙组件的集成电路堆叠构造，其中，该基片层是指一聚亚酰胺基片层。
5、 如权利要求3所述具填隙组件的集成电路堆叠构造，其中，该基片层是指一硅隔板。
6、 如权利要求3所述具填隙组件的集成电路堆叠构造，其中，该热固型树脂层是指一环氧树脂层。
7、 如权利要求l所述具填隙组件的集成电路堆叠构造，其中，该填隙组件包括有一热固型树脂层，该热固型树脂层内混杂有复数填隙体。
8、 如权利要求7所述具填隙组件的集成电路堆叠构造，其中，该复数填隙体包括有复数聚四氟乙烯球体。
9、 如权利要求l所述具填隙组件的集成电路堆叠构造，其中，该下层集成电路为一控制集成电路芯片。
10、 如权利要求1所述具填隙组件的集成电路堆叠构造，其中，该上层集成电路为一内存集成电路芯片。
全文摘要
本发明为一种具填隙组件的集成电路堆叠构造，包括有基板、填隙组件、下层集成电路、上层集成电路、以及封胶层。其中，基板的上表面并排设有填隙组件与下层集成电路，填隙组件高于下层集成电路，且下层集成电路包括有焊垫区、及邻近填隙组件的无焊垫区。此外，上层集成电路迭置于填隙组件上并部分对应遮迭于下层集成电路的无焊垫区上。因此，本发明能有效降低堆叠后集成电路的高度，又能简化封装工艺，使工艺更稳定，同时亦可提高良率。再者，本发明将导线的入线端电连接到上层集成电路的焊垫上，可使封装高度更缩小，进一步降低整体高度。
文档编号H01L23/48GK101604686SQ20081010948
公开日2009年12月16日 申请日期2008年6月12日 优先权日2008年6月12日
发明者刘裕文, 白忠巧, 简圣辉 申请人:坤远科技股份有限公司