专利名称：光电二极管及其制作的制作方法
光电二极管及其制作
以下涉及光电二极管，而且尤其涉及盖革模式(Geiger-mode )雪 崩光电二极管或其他光电二极管的阵列，已发现这种光电二极管特别 适用于用在正电子发射层析成像(PET)和单光子发射计算机化层析 成像(SPECT)系统中的探测器、光学成像装置以及其中部署光电传 感器阵列的其他应用.
医疗和其他领域中的各种应用依赖于对低水平光脉冲的探测.例 如，PET系统包括辐射灵敏探测器，该辐射灵敏探测器探测指示检查 区中出现的正电子衰变的时间符合511千电子伏特(keV) y光子.这 些探测器包括闪烁器，该闪烁器响应于所接收的511 keVy而生成低能 量光子(典型地处于或接近可见光范围)摔发，每个猝发典型地包括 在几十到几百纳秒(ns)量级的时间段上延续的在几百到几千数量级 的光子。
光电倍增管(PMT)已被常规地用来探测闪烁器所产生的光子， PMT是相对庞大的基于真空管的器件，其在几千伏特量级的偏置电压 下工作.最近，已提出了硅光电倍增器(SiPM). SIPM典型地包括在 公共半导体衬底上制作的盖革模式APD阵列，与PMT相比SIPM相 对更加紧凑且鲁棒.它们还在相对较低的偏置电压下工作，且当前可 获得的器件在大约二十(20)到八十(80)伏特(V)量级的电压下工作。
由于SiPM是基于半导体的器件，因此可以在与光电二极管相同的 衬底上集成诸如逻辑或门控电路、模拟-数字转换器、时间-数字转换器 等等的CMOS读出电子器件。参见WO 2006/111883 A2， Digital Silicon PhotomukiplierforTOF-PET,然而，SiPM的性能特性受APD的有源 区中的缺陷的有害影响，这些缺陷典型地通过给器件制作工艺增加额 外的处理步骤(诸如额外的吸除(gettering)和高温退火操作)而得以减 少。不幸的是，这些处理步骤(尤其是高温退火)可能与标准的CMOS 加工技术不兼容，从而使得器件制作复杂化。
二极管阵列的性能还受阵列中二极管的边界区的影响。在盖革模式APD的情况下，边界区会影响二极管的击穿属性，在PIN光电二极 管的情况下，边界区还会影响二极管泄漏电流或暗电流。边界的大小 还影响阵列的面积效率。为了提高面积效率，通常希望的是减小保护 环的大小同时维持适合的击穿和/或泄露属性.
图l示出常规的n-on-p盖革模式APD的横截面，图2示出了常规 的n-on-p PIN光电二极管的横截面，这些器件包括形成二极管阳极的 相对高掺杂的p型衬底102、轻p掺杂的外延层104、 n型阴极106以 及用多晶硅填充的深隔离沟槽108.盖革模式APD还包括p型场增强 区110。 APD包括轻掺杂的保护环112。在PIN二极管的情况下，使用 场板(field plate)来实现保护环114.在每种情况下，保护环112、 114 基本位于二极管的表面处并且在沟槽隔离108的方向上横向扩展。不 幸的是，保护环的橫向几何结构限制了二极管面积效率.
本申请的各方面要解决这些问題以及其他问题，
根据一个方面，光电二极管包括阳极、阴极、掩埋部件(buried component)以及与掩埋部件操作性电通信的垂直电极，
根据另一方面，提供了一种制造包括光电二极管的半导体器件的 方法.该方法包括在半导体材料中形成深隔离沟槽、在该半导体材料 中形成光电二极管的部件、以及沿隔离沟槽的側壁形成电极，该电极 与该部件电接触。
根据另一方面，硅光电倍增器包括半导体村底、由衬底承栽的多 个雪崩光电二极管、由衬底承栽的CMOS电路、以及隔离雪崩光电二 极管与CMOS电路的隔离阱，该隔离阱包括可操作地连接到掩埋半导 体层的垂直电极。
根据另一方面， 一种制造硅光电倍增器的方法包括在半导体晶片 上形成多个隔离阱，其中所述隔离阱包括与掩埋隔离层操作性电通信 的垂直接触.该方法还包括在隔离阱中形成雪崩光电二极管的部件以 及在形成该部件之后在该晶片上形成CMOS电路。
在阅读并理解以下详细说明后，本领域普通技术人员将理解本发 明的其他方面，
本发明可以采取各种部件和部件布置以及各种步骤和步骤布置的
6形式.这些附闺仅用于说明优选实施例的目的而不应被解释为限制本 发明.
困1是现有技术的盖革模式APD的橫截面图. 图2是现有技术的PIN光电二极管的横截面困. 图3描绘了制作具有集成读出电路的SiPM的方法。 图4是半导体衬底的部分横截面困.
图5A-12A是具有集成读出电路的第一 SiPM在制作过程的各个阶 段的部分横截面图。
图5B-12B是具有集成读出电路的笫二 SiPM在制作过程的各个阶
段的部分横截面图.
图13是雪崩光电二极管的橫截面图. 图14是线性光电二极管的横截面图， 图15描绘PET系统. 图16是雪崩光电二极管的横截面图. 图17是线性光电二极管的横截面图，
常规地，标准CMOS制作过程被认为是包括两个主要部分前端 制程(FEOL )和后端制程(BEOL )加工。在通常认为以硅化 (sicilidation )结束的FEOL加工期间，实现期望的有源器件(例如晶 体管、二极管等等)，互连金属/隔离叠层被实现为BEOL加工的一部 分.
典型的CMOS工艺流程始于覆盖有可选的外延p型层的p型衬底. FEOL加工步骤典型地包括隔离(例如浅沟槽隔离(STI)或硅的局部 氧化(LOCOS))以把器件彼此隔离、逆行的阱注入和退火、栅极氣 化物生长、多晶硅栅极及间隔物形成、源极/漏极注入、以及快速热退 火(RTA),
为了最小化对CMOS制作工艺的影响，期望的是一些或全部APD 加工在CMOS器件的加工之前执行。如将在下面进行更全面描述的， APD是在FEOL加工期间实现的，而可选的隔离沟槽和光学窗口是在 BEOL加工期间实现的，虽然以下讨论将描述单个p-on-n 二极管的实 施方式，但是本领域普通技术人员会明白这种器件的阵列通常结合 SiPM的制作来制作，此外，n-on-p二极管结构可以通过互换n型和p
7型掺杂而得以实现.
现在将描述具有集成CMOS电路的SiPM的制作.参照图3和4， 在步骤302获得衬底402。如图所示，衬底402包括高掺杂的p型衬底 层403和外延p型层404,
由于与CMOS电路的电压相比，APD是在相对高的电压下操作的， 因此APD位于隔离阱中。根据偏置条件，这些阱必须承受高达APD 的满击穿电压.参照图3和5A,在304处制作掩埋的n型隔离层502。
掩埋层502可以通过在高掺杂的浅阱结构上生长外延层来形成。 根据这样的实施方式，层502通过注入或扩散而形成在衬底402中. 由于注入能量相对较低，所以注入剂量能够相对较高，这提高了层502 的电导率.扩散通常不会损坏硅晶格。在注入或扩散之后，使得n型 外延层504生长到期望的厚度.由于该层的厚度通常不受其他工艺参 数约束，因此保护环中的击穿电压可以被提高而不损害有源区中硅的 质量.对于在大约20-50V范围内工作的APD,典型厚度将处于大约 2-3 nm的范围。注意，在注入期间引入的损坏易于在外延工艺期间被 退火去除，
在另一实施方式中，n型层504形成在衬底402上，并且掩埋层 502通过深注入而形成在层504中。最大注入深度主要取决于注入设备 和所用离子的能量。当前可获得的技术能够提供大约2微米(jim)的 注入深度。因为对硅晶格的损坏是刑量和能量的函数，所以注入最适 合于相对轻掺杂的浅阱502.注意，该损坏能够通过相对较长的高温退 火而得以减轻，但这样做易于减小掩埋阱的掺杂分布。
如图5A所示，层502覆盖整个晶片，这样的毯式层(blanket layer) 通常比掩模的实施方式更简单且更廉价，尽管它最适合于适于作高电 阻率衬底的CMOS工艺，此外，所得到的p-n结提供附加保护以免受 衬底中辐射诱发的栽流子的影响.还应当特别注意层502和衬底402 接触的放置以最小化闭锁(latch-up)问题.村底402的掺杂分布相对不 大重要，只要其提供p-n结。然而，衬底应当提供充足密度的吸除位 (gettering site )
层502还可以经由掩模实现。如图5B所示，被掩蔽的层502则可 以被限定到含有APD的芯片部分，使得器件的CMOS部分朝衬底402 敞开，因而便于衬底连接(如果需要的话)。参照图3、 6A和6B,在306处蚀刻深沟槽602,
参照图3、 7A和7B，在308处形成垂直接触或电极702以便接触 掩埋层502并且因此形成隔离阱.在一种实施方式中，通过牺牲氧化 层而利用到沟槽602側壁中的四侧(quad)注入来形成电极702.根据 沟槽602的几何结构，大约三十度(30G)的注入角度是合适的.
侧壁注入使得沟槽602底部的掺杂剂浓度增加.如图7A和7B所 示，沟槽602足够深以达到高掺杂的衬底层203,在这样的情况下，衬 底203掺杂水平可以足够高以反掺杂(counter-dope)因側壁注入所致 的增加的掺杂.增加的浓度还可以通过专门的垂直注入而被反掺杂。 沟槽602还可以在两步工艺中被蚀刻，其中在接触形成步骤308之前 沟槽602被蚀刻到第一深度。接着在形成接触702之后，沟槽602被蚀 刻到期望的深度.
参照图3、 8A和8B，例如通过用多晶硅802和氧化物804填充沟 槽602，在310处填充沟槽。
参照图3、 9A和9B，在312处注入APD场增强区902.在所描述 的p-on-n二极管实施方式中，场增强区是相对高的n型掺杂区.如将 被理解的，高场区902限定了 APD的击穿电压。
参照图3，在314处应用相对较长的高温退火以退火来自注入步骤 312的损坏。退火314应当在相关CMOS加工之前执行，
参照图3、 IOA和IOB，例如通过STI或LOCOS的方式在316处 形成器件隔离沟槽1002。为了减小或避免缺陷从本体(bulk)扩散到 器件的有源区，CMOS加工的热步骤应当被最小化，为此，器件隔离 步骤316可以有利地与沟槽隔离步骤310组合并且/或者在高场注入312 和高温退火314步骤之前执行.
标准CMOS工艺流程的其余步骤以及相关採作(诸如烧制(flash ) 等等)始于步骤318并且用来实现期望的读出电子器件，注意，CMOS 加工不受形成APD所需的热步骤的影响.在图IIA和11B中示意性地 示出了读出电子器件的代表性NMOS FET 1102。如果使用被掩蔽的阱 502，则FET 1102的p阱1104和衬底202之间的接触1106可以经由附 加的深注入搮作而形成。对于逸式阱(blanketwe11)502， p阱1104从顶 侧被单独地接触。标准CMOS工艺流程正好在用来激活源极-漏极注入 的快速热退火之前停止。参照图3、 12A和12B,例如经由注入或汽相扩散，在步骤320形 成APD阳极1202,由于大部分栽流子是在接近APD的表面的#>薄的 层中生成的，因此期望的是阳极1202很浅，尤其在APD对具有相对 短波长的光子敏感的情况下更是如此.
在步骤322，执行快速热退火(RTA)以激活源极-漏极注入.RTA 时间应当被最小化以便使阳极扩散保持较低，例如，通过尖峰退火或 快速退火，
在步骤324执行BEOL加工，BEOL加工可以包括附加的掩蔽步 骤以再敞开沟槽602至n型层304的近似深度.然后用诸如钨的金属 填充沟槽602.
在步骤326形成APD光学窗口 ，这可以通过在BEOL氣化物叠层 中蚀刻光学窗口而得以完成.钝化氮化物的薄层可以用作抗反射涂层 或滤光器，该薄层被沉积在光学窗口处.
如果需要的话，例如使用合适的光学粘合刑，在步骤328放置合 适的闪烁器以与器件的光敏侧光通信.
现在将参照图13描述包括APD和垂直保护环的替代性的半导体 器件结构.如图所示，APD包括形成二极管阳极的相对高掺杂的p型 衬底1302、轻p掺杂的外延层1304、 n型阴极1306、用多晶硅填充的 深隔离沟槽1308、以及p型场增强区1310.轻掺杂保护环1312沿隔离 沟槽1308进行定位并且通常在场增强区1310之下.垂直电极1314同 样沿隔离沟槽进行定位并且提供到保护环1312的电连接.沟槽1308 的原位掺杂的多晶硅填充物可以用作场板并且因此增强保护环1312的 鲁棒性，场板可以从器件的顶側(如图13所示)或从两側连接到衬底 1302.在后一种情况下，多晶硅填充物还可以提供到衬底1302的低欧 姆接触。
现在将结合困14描述包括垂直保护环的替代性的线性光电二极管 结构。如图所示，二极管包括形成二极管阳极的相对高掺杂的p型衬 底1402、轻p掺杂的外延层1404、 n型阴极1406、以及用多晶硅填充 的深隔离沟槽1408。轻掺杂保护环1412沿隔离沟槽1308进行定位并 且通常掩埋在器件中.如图所示，保护环1412基本邻近衬底1402进 行定位，保护环1412还可以以类似于保护环1312的方式间隔远离衬 底1402。垂直电极14H沿隔离沟槽1408延伸并且提供到保护环1412的电连接，沟槽1408的原位掺杂的多晶硅填充物又可以用作场板，并 且在线性二极管的情况下减小器件泄漏电流.场板可以从器件的顶側 或从两側(如图14所示)连接到衬底1402,
垂直电极1314、 1414可以通过注入、扩散或外延来形成.如果沟 槽1308、 1408和电极1314、 1414是在工艺中最后形成的，则简化了该 工艺.然而，这样的方法可能由于在氣化沟槽壁时所需的热预算而使 在二极管的顶部上浅结的形成复杂化.作为替代性方案，APD高场区 1310可以被首先形成，接着是沟槽1308、 1408的蚀刻，垂直电极1314、 1414的形成、氣化、多晶硅沉积以及形成平面电极.
如上所述，垂直电极1314、 1414可以通过沟槽1308、 1408侧壁中 的四側注入而形成.砷或其他合适的掺杂剂通过薄屏蔽氣化物被注入， 以相对于侧壁的倾斜角度经由四侧注入来执行该注入.再次根据沟槽 1308、 1408几何结构，合适的注入角度处于约30"到45G的范围内.注 入层的厚度是刑量、能量和后续热步骤的函数，大约lnm或更小的深 度典型地是合适的。为了减小对光电二极管暗计数率(dark count rate) 的影响，应当在注入后执行热退火以减轻由注入工艺造成的损坏.
垂直电极1314、1414还可以利用原位掺杂的多晶硅层和驱入(drive in)扩散步骤而形成以便产生洁净的浅结.根据这样的方法，沟槽1308、 1408被在两步工艺中蚀刻，首先，沟槽1308、 1408被蚀刻到电极1314、 1414的期望垂直深度。原位的磷掺杂的多晶硅薄膜沉积到沟槽1308、 1408的侧壁上。执行驱入扩散以把磷从多晶硅转移到沟槽1308、 1408 壁内从而形成结.大约200纳米(nm)或更小的结深度是合适的。沟 槽1308、 1408然后被氧化并且被自对准蚀刻到其最终深度.多晶硅膜 还提供吸除位并且有助于从二极管有源区中去除杂质.注意，垂直电 极1314、 1414的形成还可以与阴极形成步骤结合，
可以使用单晶硅的薄层来替代多晶硅.这样的技术易于增强对光 谦的蓝色部分的灵敏度，因为膜可以做得很薄(例如在大约lOnm的量 级)同时仍提供良好限定的浅结.
作为另一替代方案，可以执行利用快速热处理步骤的直接扩散， 虽然单晶硅和直接扩散技术不受益于多晶硅的吸除属性，但是在蚀刻
深沟槽之前专门的吸除步骤可以与高场区的形成相结合。 注意，前面的技术还可以用来形成垂直电极502.沟槽的多晶硅填充物可以用合适的掺杂刑(诸如砷或磷)进行原 位高掺杂并且可以用于若干目的。如果连接到衬底或不同电位，其会
以类似于CMOS晶体管中的栅极的方式影响邻近沟槽的硅的电导率。 因而，其可以用作场板并且可以帮助抑制二极管周边的泄漏电流.其 还可以用来在保护环区中形成电场以帮助防止边缘击穿.在盖革模式 器件中，其还可以用作光学不透明阻挡物并且因此减小相邻器件之间 的光学串扰。
进一步的改进可以通过在二极管的周边引入倾斜边缘1602、 1702 来实现，如图16和17示意性所示的。这些边缘可以在蚀刻工艺期间 形成.二极管还应当设有合适的抗反射、滤光或其他光学涂层以改进 期望光波长到硅中的透射.
关于上面描述的探测器阵列的应用是在PET系统中，参照图15， PET系统1500包括台架1502，该台架具有包围检查区1508的多个探 测器阵列1501.在PET应用中，探测器阵列600与符合探测电路结合 使用以探测由检查区1508中出现的正电子湮灭事件所生成的511 keV Y射线对.
对象支撑物1516支撑待成像的对象1518，诸如病人.对象支撑物 1516优选地是在纵向上可与PET系统1500的操作配合移动，使得对 象1518能够在多个纵向位置处被扫描，
数据获取系统1520提供投影数据，该投影数据包括由探测器阵列 1500探测的湮灭事件列表.该投影数据还可以包括TOF信息，重构器 1529生成指示放射性核素在对象1518中的分布的体积图像数据.
工作站计算机用作操作员控制台1528。控制台1528包括诸如监视 器或显示器的人可读输出装置以及诸如键盘和鼠标的输入装置，位于 控制台1528上的软件允许搮作员查看和以其他方式搮纵由重构器1529 生成的体积图像数据。通过建立期望的扫描协议、起动和终结扫描、 以及以其他方式与扫描仪交互，位于控制台1528上的软件还允许操作 员控制系统1500的操作。还可以使所重构的图像数据可用于其他计算 机，所述其他计算机与系统100关联或以其他方式访问公共网络，诸 如图片归档及通信(PACS)系统、医院信息系统/放射信息系统 (HIS/RIS)系统、互联网等等，
对系统1500的变化也是可能的.因而例如，PET系统1500可以
12与计算机化层析成像(CT)、磁共振(MR)、 x射线或其他系统组合， 附加的信息典型地用来提供与对象1518有关的结构信息，并且能够用 来对所获取的PET数据执行衰减校正.
此外，各个探测器或探测器阵列1501可以用来探测除511 keV y 辐射之外的辐射，并且用于除层析成像应用之外的其他应用.例如， 这些探测器可以用于核成像系统，诸如单光子发射计算机化层析成像 (SPECT)、 x射线计算机化层析成像(CT)或x射线成像系统.这些 探测器还可以用于荧光或其他光学成像系统，探测器阵列600还可以 以平面、孤形或其他非圃形布置进行设置.当目标是探测光辐射或其 他落入光电二极管的敏感区内的辐射时，也可以省略闪烁器。
已经参照优选的实施例描述了本发明，在阅读和理解先前的详细 描述之后，其他人可以想到修改和变更，本发明旨在被解释为包括所 有这样的修改和变更，只要它们落入所附权利要求或其等同物的范围 内。
权利要求
1.一种光电二极管，包括阳极(1202，1302，1402)；阴极(1306，1406)；掩埋部件(502，1312，1412)；与所述掩埋部件操作性电通信的垂直电极(702，1314，1414)。
2. 权利要求l的光电二极管，其中所述掩埋部件包括掩埋半导体 层并且该光电二极管包括半导体衬底(402)和读出电路(1102),其 中该光电二极管和该读出电路形成在所述村底上，所述垂直电极和所 述掩埋半导体层形成隔离阱，并且所述读出电路位于所述隔离阱之外-
3. 权利要求2的光电二极管，其中所述掩埋层通过浅注入或扩散 形成并且该光电二极管包括在所迷掩埋层之上生长的外延层(504).
4. 权利要求2的光电二极管，其中所述掩埋层是毯式层。
5. 权利要求1的光电二极管，包括衬底(402 )和CMOS电取1102 )， 其中该光电二极管和该电路形成在衬底上，并且该光电二极管是包括 在形成CMOS电路之前形成的场增强区(卯2)的雪崩光电二极管。
6. 权利要求5的光电二极管，其中所述场增强区通过注入来形成.
7. 权利要求l的光电二极管，包括包围光电二极管的有源区的隔 离沟槽(602)，其中所述垂直电极位于隔离沟槽的面向该有源区的那 侧.
8. 权利要求7的光电二极管，其中垂直电极通过注入、扩散或外 延来形成.
9. 权利要求7的光电二极管，其中隔离沟槽含有金属。
10. 权利要求1的光电二极管，其中该部件包括掩埋保护环U312、 1412)并且垂直电极与掩埋保护环操作性的电通信.
11. 权利要求IO的光电二极管，其中该光电二极管是包括场增强 区(1310)的雪崩光电二极管，且其中所述保护环位于所述场增强区 之下。
12. 权利要求10的光电二极管，其中所述保护环位于所述垂直电 极之下，
13. 权利要求IO的光电二极管，其中该光电二极管是SiPM的一部分。
14. 权利要求11的光电二极管，其中SiPM是PET系统的一部分，
15. —种制造包括光电二极管的半导体器件的方法，该方法包括 在半导体材料中形成深隔离沟槽(602, 1308， 1408); 在该半导体材料中形成光电二极管的部件(902， 1312， 1412); 沿该隔离沟槽的側壁形成电极(702， 1314， 1414)，其中该电极与该部件电接触.
16. 权利要求15的方法，其中所述半导体器件包括CMOS电路， 且该方法包括在所述半导体材料中形成场增强区(卯2); 加工所述CMOS电路；对所述半导体材料退火以修复由场增强区的形成所引起的缺陷， 其中退火的步骤是在所述加工步稞之前执行的.
17. 权利要求15的方法，其中所述半导体器件包括CMOS电路， 且该方法包括在CMOS电路的后端制程加工期间在隔离沟槽中沉积金 属.
18. 权利要求15的方法，其中所述半导体器件包括CMOS电路， 且该方法包括在CMOS电路的后端制程加工期间形成光电二极管光学 窗口.
19. 权利要求15的方法，其中该部件是掩埋层(502)并且电极 和掩埋层形成包围光电二极管的区域的隔离阱，
20. 权利要求15的方法，包括 通过浅注入或扩散形成掩埋层； 在所述掩埋层之上生长外延层(504).
21. 权利要求15的方法，其中该部件是掩埋保护环U312、 1412)。
22. 权利要求15的方法，其中形成电极包括扩散操作.
23. 权利要求15的方法，其中形成深沟槽包括在形成电极之前蚀 刻沟槽到笫一深度以及在形成电极之后蚀刻沟槽到笫二深度.
24. 权利要求15的方法，其中该方法包括在沟槽中形成场板.
25. 权利要求24的方法，其中所述半导体材料包括高掺杂的村底， 且其中所述场板可操作地电连接到所迷衬底.
26. —种硅光电倍增器，包括 半导体村底(402 );由衬底承栽的多个雪崩光电二极管； 由衬底承栽的CMOS电路(1102 );将雪崩光电二极管与CMOS电路隔离的隔离阱，其中该隔离阱包 括操作性连接到掩埋半导体层(502)的垂直电极(702),
27. 权利要求26的硅光电倍增器，其中所述雪崩光电二极管包括 注入的场增强区(902),且其中由场增强区的注入所造成的缺陷在制 作CMOS电路之前执行的退火操作中被修复.
28. —种制造硅光电倍增器的方法，包括在半导体晶片上形成多个隔离阱，其中所述隔离阱包括与掩埋隔 离层(502)搮作性电通信的垂直接触(702);在隔离阱中形成雪崩光电二极管的部件(卯2); 在形成该部件之后，在晶片上形成CMOS电路(1102)。
29. 权利要求28的方法，其中该部件是场增强区并且该方法包括 执行退火操作以修复由场增强区的形成所造成的损坏。
30. 权利要求28的方法，包括 形成掩埋隔离层(502);在半导体晶片中形成隔离沟槽(602)，所述隔离沟槽包括侧壁； 沿所述隔离沟槽的侧壁形成电极(702)，其中所述电极和所述掩 埋层协同操作以形成隔离阱，
全文摘要
一种光电二极管包括形成在半导体衬底(402)上的阳极(1202，1302，1402)和阴极(1306，1406)。垂直电极(702，1314，1414)与光电二极管的掩埋部件(502，1312，1412)操作性电通信。在一种实施方式中，该光电二极管是硅光电倍增器的雪崩光电二极管。衬底还可以包括集成CMOS读出电路(1102)。
文档编号H01L31/103GK101669218SQ200880013595
公开日2010年3月10日 申请日期2008年3月28日 优先权日2007年4月24日
发明者T·弗拉克 申请人:皇家飞利浦电子股份有限公司