背侧层的磁检测的制作方法

专利名称：背侧层的磁检测的制作方法
技术领域：
本发明涉及按照权利要求1的集成电路、配置有这种集成电路的卡、初始化这种 集成电路的方法、以及检验该集成电路的真实性的方法。
背景技术：
应用于例如智能卡、RFID标签及付费电视芯片的集成电路(IC' s)通常含有安全 密钥并执行保密功能。所述集成电路需要被保护以抵抗来自外界以从中获取数据为目的的 攻击。集成电路可能同时受前侧以及背侧的攻击。在本说明书中，半导体器件的“前侧”定 义为在该半导体器件上提供电路的侧面。在本说明书中，这个侧面也被称为“衬底的第一 侧”。同样的，在本说明书中，半导体器件的“背侧”定义为与前侧相对的侧面，并且该侧面也 被称为“衬底的第二侧”。背侧攻击可以由各种分析技术组成，如光或光子发射检测、热红外 检测、液晶检测、电压或电场检测以及电磁检测方法。通常这些方法与入侵攻击结合使用， 如晶片减薄、激光切割和加热、聚焦离子束(FIB)技术。光或激光闪光方法也从背侧使用以 强制信号翻转(flip)。当上述技术中任意一种与数学攻击结合使用，这些攻击是非常强大 的。由于许多先前提到的技术从集成电路的背侧进行，所以对这些集成电路的背侧的良好 保护是必要的。来自集成电路背侧的物理攻击正成为对集成电路日益重要的威胁，尤其是 对银行卡。在现有技术中公开了各种保护方案。由于金属化(互联)层面的数量以及其密度随着技术节点而增加，前侧攻击变得 越来越没有吸引力。这给感兴趣的电路投下阴影，此外，平铺(tiling)(由于CMP原因的镶 嵌金属部分)更加支持这种效果。US2001/003302公开了一种集成电路器件，包括采用加密的电路、以及封装的包 装层，其中该电路响应由封装产生的磁场来进行加密并/或通过阅读来自该封装的密钥解 密，这样篡改封装以获得允许进入电路会引起加密和/或解密失效。集成电路器件包括在 器件衬底中的霍尔效应传感器的传感器矩阵，还包括芯片上层的开口中的砷化铟薄膜。该 封装从两侧围绕装置的衬底，并且包括环氧树脂基体。在环氧树脂基体中提供了各种尺寸、 形状和/或磁导率的多个粒子360。可以由镍钴铁合金制造出这些粒子。一对板形永磁体 设置在封装层的上方和下方，并且通过环氧树脂粘合到封装层上。这些磁体设置成其磁极 沿着相同的方向排列，这样很方便地与板垂直。围绕这些板和封装的是软磁芯材料的外壳。 外壳的作用是将磁场基本上限制在壳内，并且使该磁场与外磁场隔开。外壳适当地具有高 磁导率(103至106被认为是适当的)。粒子的作用是使磁力线变型。由于粒子的分布的不 一致性，磁力线呈不规则形状。由传感器测量的磁特征通常在每一个传感器处都不相同，如 上所述。任何尝试去除外部屏蔽将改变磁场自身的分布，并且因此使该电路不能阅读密钥。已知集成电路的优点是这种集成电路为数据安全建立了相当复杂的解决方案， 并且，这种集成电路尤其不适合用于银行卡。

发明内容
本发明的目的是提供一种特征是抵御外部攻击的第一级安全的集成电路，它比已 知集成电路更简单，并且尤其适合用于银行卡。本发明由附属的权利要求限定。从属权利要求限定有利的实施例。在第一方面，本发明涉及一种集成电路包括-具有第一侧和相对的第二侧的衬底；-设置在衬底第一侧的电路，其中该电路包括至少一个磁场传感器，以及-采用沉积处理步骤在衬底的第二侧设置的可磁化区，该可磁化区的磁矩配置为 用于产生在至少一个磁场传感器的位置可检测的磁场。根据本发明的集成电路的特征的作用是可以实现非常简单的结构。所需要的全部 东西是在衬底第二侧上的可磁化区和在衬底第一侧上的至少一个磁场传感器。此外，采用 沉积处理技术在衬底上提供这些附加特征，这使得能够实现高度小型化解决方案，因为减 小了尺寸，该解决方案非常适合用于银行卡。尝试从其环境中(例如银行卡或封装)去除 根据本发明的集成电路会造成可磁化区损坏(部分去除)或者甚至完全去除。在可磁化区 已经磁化(使得可磁化区具有在至少一个磁场传感器的位置处产生可检测的磁场的磁矩) 的情况下，这种损坏或去除可以通过设置有抵御外部攻击的第一级安全的至少一个磁场传 感器检测到。已知的集成电路器件在另一方面需要相当复杂的结构。在已知的集成电路器件 中，衬底嵌入在两个树脂层之间，该树脂层包括不同尺寸、形状和/或磁导率的磁粒子。在 其顶部上，已知集成电路器件包括两个嵌入在集成电路器件中的永磁体，并且，由磁体、树 脂和衬底形成的叠层(stack)被具有软磁芯材料的外壳完全密封，这将磁场基本上限制在 壳内。也就是说，需要一些附加部件保护已知集成电路器件。在这些特征上方，外壳、磁体 以及具有粒子的树脂不能采用光刻技术提供。代替地，可以在封装阶段提供这些特征。此 外，由于其尺寸，已知集成电路器件不能完全符合标准银行卡。银行卡如智能卡典型为950 微米厚，其中芯片及支撑典型的总厚度为300微米。这已经表明只有很少空间给附加部件。 而且，US2001/003302的完全封装结构使得衬底上的接触电路复杂化。在本说明书中，对于沉积处理步骤，指的是传统的晶片级类型沉积处理步骤， 如溅射、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积 (PECVD)、旋涂、喷涂或原子层沉积(ALD)。对于沉积处理步骤，明显不是指仅在制造工艺的 封装阶段可能的步骤，如采用粘接层(例如粘合剂、树脂或焊接材料)安装。在根据本发明的集成电路的实施例中，至少一个磁场传感器包括多个磁场传感 器，多个传感器中的每一个磁场传感器设置成在第一侧局部地感测磁场。磁场传感器一般 具有局部检测范围。在这个范围之外损坏可磁化区便不会被检测出。在衬底上设置多个传 感器扩大了总检测范围，并且因此提高了集成电路的安全级别(security level) 0在根据本发明的集成电路的另一实施例中，可磁化区设置成用于产生磁场，该磁 场在第一侧的电子电路的位置是不均勻的。这个实施例的优点是设计者可以将磁场传感器 放置在他选择的特定场中(在磁场方向和/或磁场强度方面)。在根据本发明的集成电路的又一实施例中，多个磁场传感器位于第一侧不同局部 磁场的位置。在这个实施例中，多个磁场传感器配置为感测不同的磁场(在磁场方向和/或磁场强度方面)。替代地，可以选择多个磁场传感器中的选择对象以获取感测不同磁场的 子集。在任何情况下，此功能开启了如下的可能性采用多个磁场传感器的输出端上的输出 值(最终数字化)，为集成电路指定一个唯一的识别码或特定的关键码(keycode)。在最后提到的根据本发明的集成电路的实施例的第一个变型中，可磁化区包括具 有预定的磁化模式的多个磁畴，用于在第一侧的传感器位置产生预定的磁场。可以在衬底 的第二侧的可磁化区制造之后，通过在外部磁场中放置集成电路(例如通过永磁体或导电 线圈)设置预定的磁化模式。这样，在可磁化区中设置某些磁化模式，在第一侧传感器的位 置产生预定(确定的)磁场。这些预定磁场可以用于在传感器输出端产生输出信号，该信 号表示识别码(芯片ID)或关键码。在最后之前提到的集成电路的实施例的另一个变型中，可磁化区包括具有随机 的磁化模式的多个磁畴，用于在第一侧传感器位置产生随机的磁场。磁性材料的制作对 本领域熟练的技术人员是众所周知的。并且，也已知如何制作材料使随机磁化模式发生。 关于“随机磁化模式”，当考虑到例如在一个或更多批次中制造的多个集成电路时，这意 味着该磁化模式由具有随机的位置、尺寸或方向的畴构成。一旦可磁化区具有这种随机 磁化模式，实际上就不可能重现这样的可磁化区。换句话说，获得了物理上不可复制函数 (uncloneable function)，下文中被称为PUF。PUF’ s用于很多实际应用中，但是通常PUF 仅次于集成电路的指纹识别，使得能够也产生用于加密协议的密钥。在根据本发明的集成电路的实施例中，可磁化区至少对于红外光和可见光是不透 明的。优选地，在最后提到的实施例中，可磁化区和电子电路彼此相对放置使得可磁化区挡 住第二侧上的入射光。当可磁化区至少对于红外光和可见光是不透明的，并且当可磁化区 和电子电路如上面所述的方法彼此相对放置，就获得了更高的安全级别。从背侧的光学检 验方法在没有去除磁性层时实际上不可能进行。然而，这种去除必然会被至少一个磁场传 感器感测到，这可以用于清除在电子电路中的保密内容。替代地，这也可以用于关闭或重置 该电子电路。因此这里描述的实施例提供更高防篡改能力的集成电路。在实施例中，当沿着垂直于衬底的方向看时可磁化区与电子电路重叠。在另一实 施例中，可磁化区完全覆盖第二侧。后一种实施例设置在最简单的结构。在提供可磁化区 后不需要图案化步骤。在根据本发明的集成电路的实施例中，衬底包括在其第二侧，至少对红外光和可 见光是不透明的保护层。该保护层被夹在可磁化区和衬底的余下部分之间。这个层的一个 优点是实际上不可能在没有同时去除可磁化区和保护层本身时从背侧进行光学检验方法。 然而，去除可磁化区必然会被至少一个磁场传感器感测到，这可以用于清除在电子电路中 的保密内容。替代地，这也可以用于关闭或重置该电子电路。因此这里描述的实施例提供 更高防篡改能力的集成电路。这个实施例可以与包含至少对红外光和可见光是不透明的可 磁化区的实施例相结合。在根据本发明的集成电路的第一组实施例中，可磁化区配置为用于在电子电路位 置产生具有平行于衬底第一侧延伸的横向磁场分量的磁场，其中至少一个磁场传感器可以 感测到横向磁场分量。在根据本发明的集成电路的第二组实施例中，可磁化区配置为用于在电子电路位 置产生具有垂直于衬底第一侧延伸的纵向磁场分量的磁场，其中至少一个磁场传感器可以感测到纵向磁场分量。第一组和第二组实施例可以结合。在这种情况下，在电子电路位置的磁场具有横 向磁场分量以及纵向磁场分量。在这种情况下，可以采用感测横向磁场分量的磁场传感器 与感测纵向磁场分量的磁场传感器的组合。在另一实施例中，此功能用来产生更多的磁场 传感器的读出的变化。在根据本发明的集成电路的实施例中，至少一个磁场传感器是由其第一电极分离 成第一区域和第二区域的晶体管形成，其中第一区域和第二区域的每一个在检测的情况下 承载检测电流，并且其中流经第一区域和第二区域的检测电流之间的差表示磁场。已经发 现，采用这种更改的晶体管作为传感器可以提供可靠的结果，并且可以将传感器集成到集 成电路中。特别是，可以采用CMOS兼容技术制造传感器。所述晶体管可以是M0S晶体管。在这种情况下，漏电极分离成第一和第二区域，每 一个区域承载检测电流。优选地，该晶体管可以是具有发射极、基极和集电极的双极晶体管。在这种情况 下，集电极分离成第一和第二集电极区，每一个集电极区承载检测电流。这里，第一和第二 集电极区、基极区和发射极区位置彼此相对设置在操作中，发射极电流穿过基极区的一部 分分布在第一和第二集电极区上，获得第一和第二检测电流。采用这种具有分离集电极结 构的双极晶体管作为磁场传感器可以实现高线性及高灵敏度。更具体地，通过与电流面垂直的磁场分量(Bx，Bz)确定第一和第二检测电流之间 的差，其中通过发射极区、基极区以及第一和第二集电极区限定该电流面，并且该电流面沿 着由发射极电流以及第一和第二检测电流限定的方向延伸。在非常有利的实施情况下，半导体层包括沿着平行于衬底第一侧的方向延伸的掩 埋N阱，并且发射极区位于第一侧该掩埋N阱的上方。因为现在至少一个磁场传感器构成 了兼容三阱技术的磁性双极晶体管结构，所以这种实施方式是有利的。磁场传感器与三阱 技术的兼容性也存在于发射极区下方的掩埋N阱中。在0. 18微米或超过0. 18微米的工艺 节点的CMOS技术中三阱本身是可获得的工艺选项。在根据本发明的集成电路的实施例中，电流面沿着垂直于衬底第一侧的方向延 伸。这适合在掩埋N阱中形成集电极区，并且基极区是p型半导体，发射极区是n型半导体。 在这个实施例中磁场传感器构成了垂直双极npn磁性晶体管结构，其优点是感测平行于衬 底第一侧的磁场。这个实施例依靠对在三阱CMOS技术中的掩埋N阱的理解，可以用作双极 晶体管集电极电流的电流路径，该掩埋N阱通常用于隔离半导体器件中的P阱。在根据本发明的集成电路的实施例中，掩埋N阱包括被衬底分隔区沿着平行于第 一侧方向分离的两个部分，这两个部分形成了第一和第二集电极区。因为在第一和第二集 电极区上方磁场传感器特征是控制第一和第二集成极区上、穿过基极区的发射极电流分 布，所以这个实施例是有利的。在根据本发明的集成电路的实施例中，当沿着垂直于衬底的方向看，半导体衬底 的分隔区与发射极区中心对齐。在这个实施例中磁场传感器特征是平均分布在第一和第二 集电极区上方、穿过基极区的发射极电流。在根据本发明的集成电路的实施例中，当沿着垂直于衬底的方向看，半导体衬底 的分隔区和发射极区中心偏移预定距离。偏移量决定了在集电极区上、穿过基极区的发射
7极电流的分布。位于第一集电极区侧的分隔区越多，穿过基极区流向第二集电极区的发射 极电流就越大，反之亦然。在根据本发明的集成电路的实施例中，至少一个磁场传感器还包括在掩埋N阱中 从第一侧延伸至集电极区的n型接触区，该n型接触区特征是从集电极区到电路的电连接n 型接触区可以放置在任何适当的位置，只要其相对于发射极区和基极区的位置使其不影响 电流分布。这基本上表明不应太靠近发射极区。此外，优选地，接触区同样应该放置在离发 射极区相等的距离以便保证更加相等的电流分布。在根据本发明的集成电路的实施例中，至少一个磁场传感器还包括第二导电类型 的第三集电极区和第四集电极区，该第三集电极区和第四集电极区形成双极晶体管的集电 极的一部分，其中第三集和第四集电极区、基极区和发射极区位置彼此相对设置成在操作 中，发射极电流穿过基极区的一部分也分布在第三和第四集电极区上，获得第三和第四集 电极电流，其中由垂直于另一电流面的另一磁场分量确定第三和第四集电极电流之间的 差，该另一电流面沿着垂直于衬底第一侧的方向延伸，其中通过发射极区、基极区、以及第 三和第四集电极区限定另一电流面，该另一电流面沿着发射极电流、第三和第四集电极电 流的流动方向限定的方向延伸。在这个实施例中的磁场传感器实际上是有利地特征是2维磁场方向测量的2合1 磁场传感器，这使得磁场传感器的更多可能的计数给出可磁化区的某种磁化模式。第一和 第二集电极区测量垂直于电流面的第一磁场分量，并且第三和第四集电极区测量垂直于另 一电流面方向的第二磁场分量。在根据本发明的集成电路的实施例中，电流面与另一电流面彼此互相垂直。在这 种结构中，实际磁场方向可以由集电极区测量的两个磁场矢量分量确定。在根据本发明的集成电路的实施例中，集电极区、基极区和发射极区位于第一侧 掩埋N阱上方，沿着平行于第一侧的方向位置彼此相对设置。在这个实施例中磁场传感器 构成了横向双极磁性晶体管结构，这个结构的优点是感测垂直于衬底第一侧的磁场。当与 垂直双极磁性晶体管结构或2合1的2维磁场传感器组合使用时，这个磁场传感器是非常 有利的，分别特征是2D磁场测量(在垂直于衬底第一侧的平面上)和3D磁场测量。在根据本发明的集成电路的实施例中，在第一导电类型的基极区中形成第二导电 类型的集电极区和发射极区。这个实施例特征是基极区中附加漂移场或霍尔场的应用。在最后提到的实施例的第一个变型中，基极区包括两个具有更高掺杂浓度的第一 导电类型的基极接触区，两个基极接触区中的第一个设置在与面对集电极区的一侧相对的 发射极区的一侧，两个基极接触区中的第二个设置在与面对发射极区的一侧相对的集电极 区的一侧。因此在衬底第一侧获得的结构构成了在三阱CMOS技术中的横向漂移辅助双极 磁性晶体管，用于感测垂直磁场分量。在第二个变型中，基极区包括两个具有更高掺杂浓度的第一导电类型的基极接触 区，两个基极接触区中的第一个设置在面对集电极区的发射极区的一侧，两个基极接触区 中的第二个设置在发射极区相对的一侧。因此在衬底第一侧获得的结构组成了三阱CMOS 技术中具有注入调制的横向双极磁性晶体管(lateral bipolar magnetotransistor)，用 于感测垂直磁场分量。优选地，在更早提到的具有双极磁性晶体管的实施例中，电子电路至少包括CMOS电路。CMOS电路与三阱技术完全兼容，并且因此这个实施例特征是易于集成磁性晶体管 (与三阱技术兼容)和电子电路。特别是这可以集成具有A/D转换器的传感器。以这种方 式，可以尽量缩短在集成电路中传输模拟信号的距离。这与为了感测出在检测电流中的微 小差别是有关系的。作为替代，采用晶体管作为磁场传感器，其可以采用正交霍尔传感器。这样霍尔传 感器包括源、漏以及在其之间的沟道区，还包括沿着其沟道区两旁的一对霍尔电压接触，其 中在操作期间，霍尔电压接触之间的电压差表示磁场传感器感测到的磁场。在根据本发明的集成电路的实施例中，电子电路包括存储数字数据的存储器。需 要存储到存储器中的数据可以是下列所述的任何子集被保护抵御黑客攻击的数据、安全 密钥、指纹等等。存储器优选是一次可编程的，如EPROMs。然而，也可以是另一种常规存储 元件，包括 EEPROM、DRAM、SRAM 和 MRAM。在第二方面，本发明涉及一种设置有按照本发明的集成电路的卡。这种卡在集成 电路的可磁化区(部分)去除/损坏后无法使用。当从卡上去除集成电路时，这种(部分) 去除/损坏可能已经发生。在任何卡操作之前先检验该集成电路的真实性，在讨论根据本 发明检验真实性的方法时还将详细说明。由于至少一个磁场传感器的磁场的实际值可以与 存储的第一参考值相比较，所以在没有磁场传感器检测该事件时，实际上不可能去除或损 坏可磁化区。因此，在(部分)去除可磁化区后，可以检测到包含本发明的集成电路的卡不 再是真实的。本发明的卡优选地是包含任何金融或私人数据，或提供对任何建筑或信息访问权 的智能卡。对这种智能卡，安全需求表现出持续增加，这涉及到提高这些智能卡的置信度和 使用。替代地，该卡可以是应答器型的卡，能够无接触地读出。该卡也可以是钞票。在这种 情况下，集成电路必须非常薄。另一种类型卡是用于移动电话的SIM卡。在无接触地读出 时，卡将包含与接入设备通信的天线。然后，集成电路中的电子电路与所述的天线连接。由按照本发明的集成电路中的至少一个磁场传感器测量的磁场是不可预测的。因 此，需要一个初始化集成电路的方法。在第三方面，本发明涉及一种初始化按照本发明的集成电路的方法。该方法包括 以下步骤-确定在至少一个磁场传感器之一的位置的磁场的实际值，以及_将该实际值存储作为第一参考值。重要的是磁场的实际值存储作为第一参考值，使得之后能够检测出磁场的任何变 化。这个方法并不限于具有钝化结构、其阻抗实在无法预测的半导体器件。在某些应用中， 在某些情况下集成电路需要重新初始化，例如在重新利用的应用中这是优选的，然而，这可 能的代价是较低安全级别。例如在根据本发明的集成电路的用途的上下文中，重新利用对 提供对建筑的访问权是非常有利的。可以认识到将实际值存储为第一参考值之前，可以根 据算法修改实际值。例如，该实际值可以乘以一个整数值以便产生一个范围在0至1000之 间的值。同样地，该实际值可以修改以便产生一个整数，或者被数字化。初始化集成电路的方法的另一实施例包括，在确定实际值的步骤之前，另一步骤是-配置用于产生在至少一个磁场传感器中的另一个的位置可检测的磁场的可磁化 区。当可磁化区在制造后被磁化时，这个方法在该申请中是尤为需要的。
在第四方面，本发明涉及一种检验按照本发明的集成电路的真实性的方法，该集 成电路已经通过根据本发明的初始化的方法完成初始化。这个方法包括以下步骤-测量在至少一个传感器之一位置的磁场的第一实际值；-接收第一参考值；-将第一参考值与第一实际值相比较，以及-仅在第一实际值与第一参考值之间的差小于预定阈值时，识别该集成电路的真 实性。一旦集成电路的真实性被确定核实，就可以进行任何进一步的操作。在集成电路 的真实性被确定为假，则该集成电路可能重置或任何具体内容都将被删除，这防止黑客获 得对集成电路的保密内容的访问权。可以认识到将实际值与第一参考值相比较之前，可以根据算法修改。例如，该实际 值可以乘以一个整数值以便产生一个范围在0至1000之间的值。同样地，该实际值可以修 改以便产生一个整数，或者被数字化。如果有一个修改算法，将会在半导体器件中实施，这 样就不能改写。在这种情况下，就保证了实际值和第一参考值以同样的方式修改。参考下面所述的实施例，本发明的这些和其它方面将显而易见，并结合这些实施 例，来阐述本发明的这些和其它方面。


在附图中图1示出了按照本发明第一实施例的集成电路的示意性俯视图和截面图；图2示出了按照本发明第二实施例的集成电路的示意性俯视图和截面图；图3阐明了对于第一示例性实施例，确定在衬底第一侧由磁场传感器检测到的磁 场的参数；图4阐明了对于第二示例性实施例，确定在衬底第一侧由磁场传感器检测到的磁 场的参数；图5示出了包括按照本发明的集成电路的卡的示意性截面图；图6示出了可以用于本发明集成电路中的磁场传感器的第一实施例的示意性截 面图；图7示出了可以用于本发明集成电路中的磁场传感器的第二实施例的示意性截 面图；图8示出了图6的磁场传感器的示意性俯视图和更详细的示意性截面图；图9示出了图7的磁场传感器的示意性俯视图和更详细的示意性截面图；图10示出了可以用于本发明集成电路中的磁场传感器的第三实施例的示意性俯 视图；图11示出了可以用于本发明集成电路中的磁场传感器的第四实施例的示意性俯 视图，以及图12示出了可以用于本发明集成电路中的磁场传感器的第五实施例的示意性俯 视图。
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具体实施例方式应该注意的是上述实施例阐明而非限制本发明，本领域熟练的技术人员在不背离 所附加权利要求的范围的情况下，将能够设计许多替代实施例。在权利要求中，任何放置在 括号内的参考符号不解释为限制本权利要求。采用动词“包括”及其词形变化并不排除除 在权利要求中以外的元件或步骤的存在。在元件前的冠词“一”或“一个”不排除多个这样 的元件的存在。本发明可以通过包括几个不同的元件的硬件，以及通过适当编程的计算机 来实现。在器件权利要求中列举了多个手段，这些手段中的多个可以通过一个相同的硬件 来实施。重要的是，在相互不同的附属的权利要求中列举的某些措施不表示不能组合这些 措施以获得好处。在所有附图中，类似或相同的特征用相同的参考符号或标识表示。正如在本说明书中前面描述的那样，对保护IC以抵御其目的是从中获取数据的 物理攻击有着越来越多的需求。来自IC背侧的物理攻击成为IC日益重要的威胁，尤其对 银行卡。虽然以前提出了集成电路背侧保护的各种方案，这些方案是复杂并且昂贵的解决 方法。此外，已知的方案由于其复杂性无法与传统的光刻技术兼容，并且必须在制造过程的 后期进行。在本说明书中，半导体器件的“前侧”定义为该半导体器件上提供电路的侧面。在 本说明书中这个侧面也被称为“衬底的第一侧”。同样的，半导体器件的“背侧”定义为与前 侧相对的侧面，并且在本说明书中这个侧面也被称为“衬底的第二侧”。凡在本申请中提到磁场是“可检测的”，这意味着磁场应当局部至少超过任何背景 磁场(例如地球磁场)的值，并且优选地最好超过该背景磁场达十倍因子。很难指出什么 是真正的下限。首先，如果背景磁场是地球磁场，其强度和方向主要取决于地理位置、海拔 高度等。其次，取决于采用的磁场传感器的灵敏度，并且取决于最后围绕磁场传感器的外围 电路，外围电路设置为补偿低信噪比。认为设想对于特定背景磁场起作用的磁场传感器是 熟练的技术人员的常规手段和常规工作和实验能力之内。在本申请中，凡提到词“衬底”，就是指衬底以及一切依靠晶片级类型沉积处理 步骤集成在其上面的任何东西，该晶片级类型沉积处理步骤包括如下步骤化学气相沉积 (CVD)、低压化学气相沉积(LPCVD)、物理气相沉积(溅射)、旋涂、喷涂、原子层沉积(ALD) 或等离子体增强化学气相沉积(PECVD)。不视为衬底的一部分的是衬底载体(例如封装的 引线框架)、用于将衬底安装在另一部分如封装或衬底载体上的粘接层(树脂、粘合剂、焊 接材料)。图1示出了按照本发明第一实施例的集成电路的示意性俯视图和截面图。在图中 右手边的截面图是在图中左手边的俯视图中沿线AA’截取的。集成电路IC包括具有第一 侧S1(前侧)和第二侧S2(背侧)的衬底SUB。在第一侧SI提供了一个电子电路(未示 出)。该电子电路包括磁场传感器Snsr。在衬底SUB的第二侧S2通过晶片级类型沉积处 理步骤提供可磁化区MR。可磁化材料如钕铁硼(NdFeB)或钴-钼(CoPt)，可以通过溅射步骤沉积在衬底 SUB的第二侧S2。这可以通过在DC或RF类型溅射系统中在压力典型为1_20毫托的氩气 (Ar)中，从这些材料的均勻靶来实现。磁化发生在溅射系统外部，或者在均勻磁场(以获得 一个单个均勻磁畴)中来进行，或者通过在初沉积膜上方移动更小磁化器件(磁轭)限定 较小的亚芯片级区域来进行。通过使这种移动实际上是随机的，可以获得磁畴的随机分布。
设置可磁化区MR以便其具有足够的矫顽力，并且剩磁可以保持一些磁“信息”在 其中。然后，任何磁信息可以产生一个杂散磁场，可以被集成电路IC前侧Sl的磁场传感器 Snsr检测到。在图1中，可磁化区MR设置有一个具有磁矩M的的磁畴MD。采用不同的表 述，磁畴定义为在一个主要方向上具有磁化的畴。在这个示例中，磁矩M方向为平行于衬底 SUB第一侧Sl的方向。磁畴MD可以覆盖衬底SUB的全部背侧S2。选择磁畴MD的磁矩M 以便可以检测到磁场传感器Snsr位置的磁场H。在图1的截面图中，示出的一对磁力线FL 仅用作示例说明的目的。实际上，磁力线FL可以沿着与此处所示不同的路径。然而必要的 是磁场传感器Snsr位置的局部磁场H超过某一最小值便可以检测到。这个最小值也取决 于存在的任何背景磁场。显然，应当采取措施屏蔽集成电路IC不受外部磁场影响。这可以 通过集成电路IC的封装实现，但是增加了集成电路IC的成本。所获得的较低的背景磁场 意味着可以检测到的最低下限可以移动到更低的磁场强度。然而，在这种情况下磁场传感 器Snsr的灵敏度会成为限制因素。
在图1中磁场传感器Snsr放置在集成电路IC的中部仅用作示例说明的目的。替 代地，磁场传感器Snsr可以放置在任何其他存在可检测磁场H的位置。另外，磁场传感器 Snsr设置在邻接第一侧Sl的表面。然而，该磁场传感器也可以设置距离衬底SUB第二侧 S2的表面一段距离。这例如是集成电路IC包括互连层(未示出)和在元件顶部包括电介 质(包括钝化层)时的情形，这些元件例如是晶体管、电容、电阻及形成电子电路一部分的 电感。在本说明书中，词语“在第一侧”绝不希望限于“在表面”。在图1中，可磁化区MR设置为在电子电路位置主要产生具有平行于衬底SUB第一 侧Sl延伸的横向磁场分量H的磁场。按照这一点，磁场传感器Snsr应当可以感测横向磁 场分量。在替代的实施例中，可磁化区MR设置为在电子电路位置产生具有垂直于衬底SUB 第一侧Sl延伸的纵向磁场分量的磁场。类似地，磁场传感器Snsr应当可以感测纵向磁场 分量。在另一实施例中这两个方面被混合。尝试从其环境(例如银行卡或封装)去除图1的集成电路IC会造成可磁化区MR 损坏(部分去除)或者甚至完全去除。这种损坏或去除造成所产生的磁场改变并且可以被 磁场传感器Snsr检测到。在检测到之后，可以启动任何适当的动作(重置、删除内容、通过 烧断熔丝自毁等)，这提供抵御外部攻击的第一级安全。磁场传感器可以包括用于产生数字 输出比特的模数转换装置(AD转换器)。图2示出了按照本发明第二实施例的集成电路的示意性俯视图和截面图。在图中 右手边的截面图是在图中左手边的俯视图中沿线AA’截取的。在集成电路IC的实施例中， 可磁化区MR设置有四个磁畴MDl、MD2、MD3、MD4，其中每一个磁畴具有不同的磁矩M。磁畴 的第一个MDl具有第一方向的第一磁矩Mdi，磁畴的第二个MD2具有与第一方向相反的第二 方向的第二磁矩MD2。在第一磁畴MDl和第二磁畴MD2之间有一个具有变化方向的磁化的 界面MDI。这个界面也称作畴壁。在这个示例中，界面MDI沿着与衬底SUB的边缘呈α角 度的直线延伸。在其他实施例中，该界面可以沿着其他曲线延伸和/或界面与衬底SUB的 边缘呈不同的角度。在衬底的第一侧Sl提供了四个磁场传感器Snsrl、Snsr2、Snsr3、Snsr4的矩阵。 正如图1的实施例，磁场传感器包括用于产生数字输出比特的模数转换装置(AD转换器)。 在图2的截面图中，示出了由第一磁畴MDl产生的一对磁力线FLl和由第二磁畴MD2产生的一对磁力线FL2。示出这些磁力线FL1、FL2仅用作示例说明的目的。实际上，磁力线FL1、FL2可以沿着与所示不同的路径。然而必要的是磁场传感器Snsrl、Snsr2、Snsr3、Snsr4 位置的局部磁场H1、H2超过某一最小值便可以检测到。第一和第二磁场传感器Snrl、Snsr2 放置在由第一磁畴MDl产生的磁场中。第三和第四磁场传感器Snr3、Snsr4放置在由第二 磁畴MD2产生的磁场中。磁场传感器Snsrl、Snsr2、Snsr3、Snsr4的方向使得可以感测沿 图2中截线AA’方向延伸并且平行于衬底SUB第一侧Sl的磁场分量。除了其他参数(如 传感器在不均勻磁场中的位置)，通过磁矩MDly、MD2y沿着图2中截线AA'的方向并且平行 于衬底SUB第一侧Sl的分量，确定磁场传感器Snsrl、Snsr2、Snsr3、Snsr4检测的局部磁 场 H1、H2。同图1中说明的实施例类似，尝试从其环境(例如银行卡或封装)去除图2的集 成电路IC会造成可磁化区MR损坏(部分去除)或者甚至完全去除。这种损坏或去除造成 所产生的磁场改变并且可以被磁场传感器Snsrl、Snsr2、Snsr3、Snsr4之一检测到。在检 测到之后，可以启动任何适当的动作(重置、删除内容、通过烧断熔丝自毁等)，这提供抵御 外部攻击的第一级安全。磁场传感器通常具有局部检测范围。在这个范围之外的可磁化区 的损坏不能被检测到。在图2中在衬底上提供更多磁场传感器扩大了总检测范围，并且因 此提高了集成电路IC的安全级别。在图2中，为示例说明的目的，附加传感器被加在拐角 位置LCA。同样，为了示例说明设计者的设计自由度，在集成电路另一拐角位置LCB处设置 另外的附加传感器，感测垂直于磁场分量MDly、MD2y的另一磁场分量MDlx、Md2x0当磁场传感器Snsrl、Snsr2、Snsr3、Snsr4放置在不同的磁场Hl、H2中，这可能造 成磁场传感器Snsrl、Snsr2、Snsr3、Snsr4中每一个都有不同的读数。这个特征可以用于 产生设备的特定识别码(芯片ID)，可以通过正确配置可磁化区MR(磁畴的数量、磁畴的磁 矩、磁畴的尺寸等)和/或通过配置磁场传感器阵列Snsrl、Snsr2、Snsr3、Snsr4(磁场传 感器的数量、磁场传感器的位置、磁场传感器的类型/灵敏度、磁场传感器的方向等)来实 现。采用这些不同参数，可以获得磁场传感器任何顺序的所需输出值。获得一个唯一的芯片ID的最简单的方法是配置具有预定磁化模式的可磁化区MR 并且包含分布在集成电路IC第一侧上方的足够密集的感测元件的阵列。感测距离大约为 100-750微米(衬底的典型厚度)。其结果是，为了实现最佳检测可能性，磁化模式不可以 有太细的间距(磁畴不应当太小)。如果可磁化区MR的磁化模式是随机性质，以这种方式就无法正确复制，可以 获得集成电路的非常有吸引力的实施例。磁性材料的制作对本领域熟练的技术人员是 众所周知的。并且，本领域的熟练的技术人员也已知如何制作材料使随机磁化模式发 生(例如参见Robert C. 0' Handley(MIT), "Modern Magnetic Materials. Principles andApplications.，，，John Wiley&Sons, Inc, New York)。一种方法可以采用可改变的特殊形状的磁轭以获得“随机”磁化模式。上述参考 文献说明了其内在地具有随机磁化模式分布的材料。这例如在具有垂直各向异性的薄膜单 晶磁性石榴石(钇铁石榴石(YIG))中是显而易见的。畴可见为意大利面条式的有序化，也 称为条纹式畴。欲了解更多有关这方面的信息也可参见“http://psroc.phys.ntu.edu.tw/cjp/download.php ？ d = l&pid = 1685，，以 及"http://depts. Washington. edu/kkgroup/publications/PDF/2004_Chun_Fe_domain_coup, pdf，，。关于“随机磁化模式”，当考虑到例如在一个或更多批次中制造的多个集成电路 时，这意味着该磁化模式由具有随机的位置、尺寸或方向的畴构成。一旦可磁化区具有这种 随机磁化模式，实际上就不可能重现这样的可磁化区。那么，这获得了物理上不可复制函数 (uncloneablefunction)，下文中被称为 PUF0最近，Pappu的“Physical One-ffay Functions”MIT，2001 年 3 月介绍了所谓的物 理不可复制函数(PUFs)，作为产生用于加密目的的安全密钥的成本效益方法。PUF被描述 为用作哈希函数和用于验证目的。因为通过PUFs，数据实质上存储在材料中而不是电路中， 该技术也用作需要验证的器件的一部分，例如安全传感器。许多进一步发展集中于发展不 同类型的PUFs。基于PUF的非常实用的属性，即响应的唯一性和PUF的不可复制性，PUFs的 应用集中于采用PUFs作为智能卡和信用卡的唯一标识，或者作为在两个部分之间密钥产 生的“便宜”来源(普通的随机性)，参见P. Tuyls等，“Information-Theoretic Security Analysis of PhysicalUncloneable Functions，，。如果PUF用于数字数据安全存储的系统，这种统可包括-数据存储装置(例如嵌入式存储器或独立存储器)；-物理不可复制函数，下文简称为PUF，包括用于接收异议(challenge)的输入和 用于产生对异议响应的输出；-确定与数据存储装置相关联的标识的装置；-用于向PUF提供标识的表征作为异议以及用于从PUF接收相应的响应的装置；-用于执行加密操作的加密单元，对数据存储装置中存储的数字内容项目进行保 密或验证，在加密单元中，在从所接收的响应获得的密码关键字的控制下，执行加密操作。在这个系统中，PUF用于产生密码关键字。PUF的输入与数据存储装置相关联。因 此，PUF将密码关键字绑定到数据存储装置。由于PUF不可复制，存储在数据存储装置的内 容的复制变得毫无意义。在没有初始的PUF时，复制的内容项目的加密操作不会产生期望 的结果。该加密操作可以是任何加密操作，优选验证或加密/解密。根据本发明的集成电路IC也可通过使可磁化区MR至少对红外光和可见光是不透 明而实现防篡改。当可磁化区MR至少对红外光和可见光是不透明的，并且当可磁化区MR和电子电 路如上述方式彼此相对放置，就获得了更高的安全级别。从背侧S2的光学检验方法在没有 去除可磁化区MR时实际上不可能进行。然而，这种去除必然会被磁场传感器Snsrl、Snsr2、 Snsr3、Snsr4检测到，这可以用于清除在电子电路中的保密内容。替代地，这也可以用于关 闭或重置该电子电路。几乎每一种磁性材料都是不透明的，例如铁氧体、磁性金属合金、纳米晶材料。某 些类型的石榴石是例外，例如钇铁石榴石(YIG)是透明的。图3阐明了对于第一示例性实施例，确定在衬底第一侧Sl由磁场传感器Snsrh检 测到的磁场的参数。图4阐明了对于第二示例性实施例，确定在衬底第一侧Sl由磁场传感 器Snsrh、Snsri, Snsr j\ Snsrk检测到的磁场的参数。图3和图4为了澄清背侧层的磁感 测的原理说明了两种不同的情况。图3说明了按照本发明的一个实施例的集成电路的示意 性截面图，特征是抵御来自其第二侧S2(背侧)的外部攻击的第一级安全。该集成电路包括具有第一侧Sl和第二侧S2的衬底SUB。在衬底SUB的第一侧Sl设置一个电子电路EC。该电子电路EC包括按照本发明的磁场传感器的实施例的磁场传感器Snsrh，该磁场传感器 Snsrh可以感测平行于衬底SUB第一侧Sl延伸的磁场分量Hf。在衬底SUB的第二侧S2， 通过采用沉积处理步骤(在这个示例中以层形式覆盖第二侧S2，但是也可以只覆盖第二侧 S2的部分)设置了可磁化区MR。关于沉积处理步骤，这是指传统的晶片级类型沉积处理步 骤，如溅射、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉 积(PECVD)、旋涂、喷涂或原子层沉积(ALD)。对于沉积处理步骤，明显不是指仅在制造工艺 的封装阶段可能的步骤，如采用粘接层(例如粘合剂、树脂或焊接材料)安装。可磁化区MR设置有磁矩M，该磁矩M选择一个值以便可以检测到在第一侧Sl的磁 场Hf。尝试从其环境中(例如银行卡)去除图3的集成电路会造成可磁化区MR损坏(部 分去除)或者甚至完全去除。这种损坏或去除可以通过磁场传感器Snsrh检测到，这提供 了抵御外部攻击的第一级安全。图4说明了根据本发明的另一个实施例，集成电路的示意性截面图，特征是抵御 来自其第二侧S2(背侧)的外部攻击的更高安全级别。在这个实施例中，电子电路EC包括 多个磁场传感器Snsrh、Snsri、Snsrj、Snsrk0在这个实施例中，传感器可以感测平行于衬 底SUB的第一侧Sl延伸的磁场分量Hf。可磁化区MR(再次通过采用沉积处理步骤)设置 有多个磁畴MD，每一个磁畴具有特定的幅度和方向的磁化矢量M。这里，幅度称为剩磁，即 在没有外部磁场强度时磁化矢量M的幅度。由于许多磁性材料的M-H曲线的滞后行为，磁化 矢量M将取决于材料的磁历史。多个传感器Snsrh、Snsri、Snsr j、Snsrk放置在第一侧Sl 以便这些传感器感测不同磁畴MD的磁场(在这个示例中，每个畴一个传感器)。每一个磁 畴MD的剩磁被选择一个值以便可以检测到第一侧Sl的磁场Hf。尝试从其环境中(例如银 行卡)去除图4的集成电路会造成可磁化区MR损坏(部分去除)或者甚至完全去除。这 种损坏或去除可以通过多个磁场传感器Snsrh、Snsri, Snsrj\ Snsrk检测到。磁场传感器 一般具有局部检测范围。在这个范围(例如在图3中第一位置LCl)之外损坏可磁化区MR 便不会被检测到。设置更多磁场传感器扩大了总检测范围，并且因此提高了集成电路的安 全级别。因为可磁化区MR包括多个磁畴MD，每一个具有不同方向的磁化矢量M的事实，分 布在第一侧Sl上方的传感器可以感测不同的磁场Hf。在本发明的的实施例中，这可以用于 为集成电路产生唯一识别码(通过选择适当的磁畴MD和/或通过选择适当的传感器的位 置)。为了确定可检测到的磁场强度，已经进行了一些计算。该计算的意义在于提供了 对于为了获得在第一侧Sl可测量的磁场分量Hf，在衬底SUB的第二侧S2上的磁性层ML的 所需磁化M的认识。在图3的情况下，为了计算方便，假定附加于硅(Si)衬底的背侧S2上的可磁化区 MR是无限宽的，并且具有磁矩M。磁场传感器设置在硅衬底的前侧Sl上的位置上，距离为 D (其中D是衬底的厚度)。当可磁化区MRH^S)是无限宽时，可磁化区MR的表面磁场强 度H’ s为零。在可磁化区界面的另一侧上，衬底表面磁场强度Hs等于可磁化区MR的表面 磁场强度H’ s，也为零。因此，预计在传感器Snsrh的位置不会检测到磁场。对此的解决方 案是采用一个具有更小(有限的)尺寸的磁畴或多个磁畴的磁化模式。这在图4中说明。在图4的情况下，为了计算方便，假定附加于硅(Si)衬底的背侧S2的可磁化区MR的厚度为S，并设置有磁化模式，其中存在多个磁畴MD，每一个磁畴具有不同于其邻近磁畴的磁化M。假定磁化模式遵循一个波长为λ的方波函数，以便磁畴MD表现交替方向的磁 化Μ。内表面磁场强度H’ 3将是剩磁的值的-α/2倍。如果磁性层MR的厚度在无限大和 入/2之间，则系数α为1。对于δ < λ/2，我们得到α/2 = δ/λ。在硅-磁体接口的 另一侧，衬底表面磁场强度Hs等于H’s。由于距离损耗，在磁记录的技术领域中被称为空间 损耗，磁场衰减将成因子为exp(-kD)的指数，其中1 = 2π/λ。因此，在衬底SUB的第一侧 Sl的磁场强度，在磁场传感器所在的位置，将为Hf = Hsexp (-2 π D/ λ )。为了获得不易被地球磁场Hemth干扰的磁场强度Hf，其值优选大于地球磁场H_th 且至少为其10倍。这暗示磁场强度Hf的值至少为400A/m( = 50e)。根据在C. S. Roumenin, Handbook of Sensors andActuators, 第 2 卷，“Solid state magnetic sensors，，， Elsevier, 1994, ISBN 0444 89401 2中的表格6. 1，硅磁性晶体管的平均等效噪声磁通密 度大约为2 X ICT5T (5Hz带宽)。因为Hf = 400A/m (或Bf = 5 X I(T4T)，这暗示S/N比为 5X10_Y2X10_5 = 25，似乎足够。对于两个不同的示例，已经计算了所需的剩余磁通密度Mr 在第一个示例中，假定礼=400A/m，对于给定D和λ计算Hs。这里假定D = 100 μ m(这是智能卡IC的现实值)，并且λ =D0现在Hs计算如下HS = Hfexp (2 π D/ λ ) =400X535 = 214kA/m( = 26770e)。如果磁性层厚度 δ 等于 25 μ m，或 0. 25 λ，则 α /2 =0.25。由于 H，s 等于 Hs = - ( α /2) · Mr，这需要 Mr = 856kA/m ( = 108000e)。那么，剩余磁通密度B, = μ 0Mr必须至少为IT。这对于诸如钕铁硼(NdFeB)合金 的非晶磁性材料是可获得的值，但是比本发明时本发明人已知的“最佳”铁氧体的值大且为 其2倍。需要注意的是更小的波长λ、更小的磁性层厚度δ或更大衬底厚度D则需要剩磁 Mr的值更高。在第二示例中，通过增大波长λ显著降低高剩磁轧的需求。对于D = ΙΟΟμπι并 且 λ = 2D = 200 μ m，发现 Hs = Hfexp (2 π D/ λ ) = 400X24 = 9600A/m ( = 1200e)。如果 磁性层厚度 δ 等于 10 μ m，或 0.05 λ，则 α/2 = 0.05。由于 |H，S| = 9600A/m = 0. 05Mr, 这需要 Mr = 192kA/m( = 24000e)。那么，剩余磁通密度B, = μ 0Mr必须至少为0. 25T，这对于铁氧体磁体是可获得的。图5示出了包括按照本发明的集成电路的卡的示意性截面图。卡100包括设置集 成电路的凹处。集成电路包括衬底5。在衬底5的前侧设置了多个磁场传感器45，并在衬 底5的背侧设置了可磁化层50a。可磁化层50a设置有磁矩，使得在多个磁场传感器45的 位置可检测到由其产生的磁场。衬底5安装在导电衬底载体50b (例如采用粘接层)上。衬 底载体50b图案化成单独的导体。在图5中的集成电路还在其前侧设置有键合焊盘70，通 过键合线80与衬底载体50b相连。衬底载体用于将衬底5经由导电衬底载体50b的单独 导体连接到外界。此外，在半导体器件上方设置钝化层60，该钝化层60在连接至衬底载体 50b的键合焊盘70的位置具有孔。以示例应用的方式，这个组件已经安装在例如是智能卡 应用的塑料卡100中。在尝试从其环境中去除集成电路时，去除了衬底载体50b。在去除衬 底载体时，可磁化区50a可以被部分去除(损坏)或完全去除。这种去除将影响由磁场传 感器检测到的磁场。一旦检测到磁场改变(从而真实性的改变)，集成电路就采取措施防止黑客获取存储在其中的信息，例如通过删除其内容或通过自身重置。因此获得更安全的卡。在替代的实施例中，衬底载体50b也设置有磁矩。于是，由磁场传感器45检测到 的磁场是由可磁化层50a和衬底载体50b产生的磁场总和。在这个实施例中，即使可磁化 区50a完整地保留(如果黑客非常小心操作这有可能的情形)，也已经检测到从卡100去除 集成电路。图6示出了用于本发明集成电路中的磁场传感器的第一实施例的示意性截面图。该磁场传感器包括具有第一侧Sl (前侧)和第二侧S2 (背侧)的衬底P-SUB的P型硅。替 代地，可以使用具有ρ型硅的任何类型的衬底(例如任何层上的硅技术)，包括在衬底顶部 上设置的层。双极(npn)垂直磁性晶体管(VMT)通过下列方式实现。在衬底P-SUB的第一 侧Sl形成P阱PW，其中部分形成基极区并且充当双极晶体管的基极。衬底经由与双极晶 体管的衬底端子SUB连接的衬底接触区PS+接触。在P阱PW中形成与基极端子BS相连的 重掺杂的P型接触区PB+。在P阱PW中形成充当发射极的重掺杂的η型区NE+。该发射极 与发射极端子EM相连。在P阱PW下方形成设置成充当双极晶体管的集电极的掩埋N阱 DNW。掩埋N阱DNW通过形成接触区的N阱区NWl、NW2与发射极区NE+的两个相对侧面接 触。接触区NW1、NW2经由高掺杂η型接触区NC+与集电极端子CL1、CL2相连。这个几何 结构(geometry)保证在双极晶体管操作期间，穿过基极区的发射极电流IEM分为两个集电 极电流ICLl、ICL2。实际上，这意味着掩埋N阱DNW包括两个集电极区CLR1、CLR2，穿过基 极区的发射极电流IEM分布在该两个集电极区上。该几何结构可以设计(在对称性、尺寸、 掺杂分布等方面)成，在零磁场情况下，集电极电流ICL1、ICL2同样大。在双极晶体管操作 期间，垂直于电流面的面内磁场分量Bx(磁通密度)将引起差分集电极电流(或集电极电 流ICLl、ICL2的差)与面内磁通密度分量Bx成正比。电流面定义为通过发射极区NE+、基 极区PW以及集电极区CLR1、CLR2的平面，并且该电流面沿着由发射极电流IEM(垂直于衬 底P-SUB第一侧Si)以及集电极电流ICL1、ICL2流动的方向限定的方向延伸。在上述示例 中，电流面与在图6中附图的平面一致。在图6中的磁场传感器与三阱CMOS技术兼容，最有可能用于所有65nm及超过 65nm的技术节点(欲了解更多有关三阱的信息可参见“http://WWW. thresholdsystems. com/news_sr. htm”，在 Point 2a 下面)。可以通过掩埋 N 阱 DNW、P 阱 PW 以及 N 阱 NW1、NW2， 很大程度上实现该兼容性。然而必须强调的是，在现有技术中，掩埋N阱的作用是电分离位 于其中的P阱。这是通过适当偏置阱为正确的电压，使得Pn结反向偏置来完成。这种偏置 技术对本领域的熟练技术人员是众所周知的。这个特定的实施例，其中三阱CMOS技术中的 掩埋N阱用作电流分配器或电流分流器，不是本领域熟练的技术人员考虑到的，而将其认 为是本发明人的认识。在图6中的磁场传感器(后面讨论的也是)是晶体管。其特征是作为单独实体/ 模块集成在电子电路中，或者可以与另一电路例如模数转换器相结合。为了采用本发明的磁场传感器，需要测量电流差的电路，以获得垂直于电流面的 磁场分量的值。测量磁场传感器响应的一种方法是采用恒定发射极电流源(未示出)偏置 该磁场传感器，将集电极与电流镜相连，并将集电极之一与电流电压转换器相连。对本领域 的熟练技术人员建造这样的测量电路或提供替代方式是众所周知的。在上述提到的设置的 情形下，输出将是
Δ Ic = K · Bx · Ie · μ Jfa,其中Bx是在X方向的磁场分量的值，Ie是发射极电流，μ Ηη是η型霍尔迁移率并 且K是取决于几何结构和处理参数的常数。在本说明书中，双极晶体管的物理结构和操作对本领域的熟练技术人员是众所周 知的，因此只在本说明书中简单讨论。在上述阐述的示例中所有的导电类型都可以反转(ρ型到η型，和η型到ρ型)。 在那种情况下，获得具有代替掩埋N阱的掩埋P阱的技术。虽然，这是较不常规的技术，但是 必须强调这个技术依然可行。在上述示例中高掺杂接触区不是必要的，而是可选的。然而， 采用这个接触区是很推荐的，例如用来减小接触电阻或用来避免在与双极晶体管接触处形 成肖特基二极管(未示出)。图7示出了用于本发明集成电路中的磁场传感器的第二实施例的示意性截面图。 这个实施例不同于图6中的实施例在于集电极区CLR1、CLR2现在形成为两个单独的掩埋N 阱DNW1、DNW2，掩埋N阱DNW1、DNW2沿着平行于衬底第一侧Sl的方向被分隔区SR分离。分 隔区SR可以是任何类型的非导电材料，或者正如这个实施例的情形，可以是衬底P-SUB的 与掩埋N阱DNW1、DNW2相反的导电类型的部分。在这个实施例中，相对于基极端子BS和衬 底端子SUB(通常接地)的电位，发射极端子EM的电位优选保持在负电位。基极端子BS优 选与衬底端子SUB连接。该措施可确保基极-发射极界面的pn结正向偏置。然后基极-衬 底界面没有电位差，以防止产生减小传感器的效率的大量衬底电流ISUB。从发射极注入的 电子穿越基极区，其中该电子是少数载流子。它们优选流向比衬底电位更高电位的集电极 区。除了其他参数，双极晶体管的基极输运因子取决于基极长度。一个相当长的基极长度 将造成具有很低基极输运因子或高复合的双极晶体管。这会增大基极电流并减小集电极电 流。所以，为了降低在基极中少数载流子(电子)与多数载流子(空穴)的复合，优选小的 基极长度。由于这个意图对称结构的两个部分的对准错误或错配，很有可能在图7的磁场传 感器的输出信号中出现偏移。关于偏移，这意味着当没有垂直于电流面的磁场分量Bx时， 存在集电极电流ICLl、ICL2之间的差。错配可能是阱NWl、NW2、DNWl、DNW2、Pff的掺杂水平 不均勻的结果。在一些实施例中，只要偏移的值是已知的并且是常数，这并不是大问题。于 是偏移的符号和幅度甚至可以帮助随机化在传感器阵列中的各个传感器的输出。这样的传 感器阵列可以用于指纹或密码关键字产生的应用中。图8示出了图6的磁场传感器的示意性俯视图和更详细的示意性截面图。在这个 图中示出了隔离区ISO。隔离区ISO定义了没有扩散区可以形成的区域。这个隔离区优选 包括浅沟槽隔离形式的氧化硅，也被称作STI，或者局部硅氧化物，也被称作L0C0S。然而， 其他电绝缘材料(如氮化硅)也是可行的，例如参见"http://www. threshoIdsystems, com/news—sr. htm，，。图9示出了图7的磁场传感器的示意性俯视图和更详细的示意性截面图。在这个 图中以类似图8的方式示出了隔离区ISO。图10示出了用于本发明集成电路中的磁场传感器的第三实施例的示意性俯视 图。通过增加另一对集电极区使得能够测量沿着平行于衬底第一侧方向的另一磁场分量 By，在图6和7中说明的实施例可以向2维场测量能力扩展。实际上，实现了具有4个集电极端子(CL1、CL2、CL3、CL4)的双极晶体管，以代替2个。优选地，该结构如图10中所说明 的那样对称设计，这意味着电流面和另一电流面彼此相互垂直。在如图10中说明的实施例，在磁场传感器操作期间，集电极区Cl、C3测量第一磁 场分量By，其中可以得到下面的公式Δ Ici3 = K' · By · Ie · μ Jfa.
其中Δ Ici3是集电极区C1、C3之间的集电极电流的差，其中By是沿y方向磁场分 量的值，Ie是发射极电流，Plfa是η型霍尔迁移率，并且K’是取决于几何结构和处理的常 数。对集电极区C2、C4，测量磁场分量Βχ，可以得到类似的公式Δ Ic24 = K，· Bx · Ie · μ Jfa.其中Δ Ic24是集电极区C2、C4之间的集电极电流的差，其中Bx是沿χ方向磁场分 量的值，Ie是发射极电流，Plfa是η型霍尔迁移率，并且K’是取决于几何结构和处理的常 数。图11和12示出了用于本发明集成电路中的磁场传感器的第四和第五实施例的示 意性俯视图。该实施例构成了与三阱CMOS技术兼容的横向磁性晶体管(LMT)。LMT可以 感测垂直于晶片表面的磁场分量(Bz)。在图11和12的磁场传感器的实施例中，集电极区 NCl+, NC2+、PCl+, PC2+、基极区(由N阱NW或P阱PW形成)以及发射极区NE+、PE+位于 掩埋N阱DNW的上方，并且沿着平行于衬底P-SUB的第一侧的方向彼此相对放置。图11示出了所谓的pnp(左边)型和npn(右边)型漂移辅助LMT。为了在基极 区中施加电场(通过在接触区上施加不同电压)，帮助来自发射极PE+、NE+的注入的少数 电荷载流子到达两个集电极PCI+、PC2+、NCl+, NC2+，在N阱(对于pnp型)和P阱(对于 npn型)的两侧设置两个基极接触区NB1+、NB2+、PB1+、PB2+。在两个基极端子之间流过的 电流是多数载流子电流(对于pnp型是电子，对于npn型是空穴)，其结果是将会建立横向 霍尔场，这影响注入基极区的少数载流子的流动(在pnp型中是空穴，在npn型中是电子)。 于是，作用在这些少子上的洛伦兹力具有附加效果，因为附加的霍尔角度，它增加了差分集 电极电流。可以获得下列公式ΔΙε = Κ"ΒζΙΕ(μΗη+μΗρ)其中Δ Ie是集电极区PC1+、PC2+之间的集电极电流的差，其中Bz是沿ζ方向磁场 分量的值，Ie是发射极电流，μ Hp是Ρ型霍尔迁移率，μ Hn是η型霍尔迁移率，并且K”是取决 于几何结构和处理的常数。漂移辅助LMT背后的物理及其操作对本领域的熟练技术人员是 众所周知的，例如在 S. Middelhoek 禾P S. A. Audet 的“Silicon sensors，，，Academic Press, 1989，ISBN 0-12-495051-5 中。图12示出了注入调制(injection modulation) LMT，其中在基极-发射极结上的 霍尔电压引起差分集电极电流。示出了 pnp(左边)型和npn(右边)型。在发射极区PE+、 NE+的两侧设置了两个基极接触区NB1+、NB2+。通过在接触区施加不同的电压，将建立霍尔 电压，引起向基极区(由阱区NW、PW形成的)中的注入是不均勻的(例如发射极左手侧将 比右手侧注入更多)。注入调制LMT背后的物理及其操作对本领域的熟练技术人员是众所 周知的，例如在 S. Middelhoek和 S. A. Audet 的“Silicon sensors，，，Academic Press, 1989， ISBN 0-12-495051-5 中。
在图6至12中讨论的磁场传感器有利地集成到如图5所说明的卡100中的集成电路中，因为其与三阱CMOS技术兼容，三阱CMOS技术很有可能是从65nm技术节点开始的
主流加工工艺。在第一方面，本发明提供了包括具有第一侧和相对的第二侧的衬底的集成电路。 在衬底第一侧设置了电子电路，其中该电子电路包括至少一个磁场传感器。集成电路还包 括采用沉积处理步骤在衬底第二侧提供的可磁化区。可磁化区的磁矩可配置成用于产生在 至少一个磁场传感器的位置可检测的磁场。集成电路构成了一个非常简单的结构。所需要 的全部东西是在衬底第二侧上的可磁化区和在衬底第一侧上的至少一个磁场传感器。此 夕卜，采用沉积处理技术在衬底上提供这些附加特征，这使得能够实现高度小型化解决方案， 因为减小了尺寸，该解决方案非常适合用于银行卡。尝试从其环境中(例如银行卡或封装) 去除根据本发明的集成电路会造成可磁化区损坏(部分去除)或者甚至完全去除。在可磁 化区已经磁化(使得可磁化区具有在至少一个磁场传感器的位置处产生可检测的磁场的 磁矩)的情况下，这种损坏或去除可以通过提供抵御外部攻击的第一级安全的至少一个磁 场传感器检测到。按照本发明的磁场传感器有利地与集成电路集成，因为其与三阱CMOS技 术兼容，三阱CMOS技术很有可能是从65nm技术节点开始的主流加工工艺。在第二方面，本发明提供了设置有这种集成电路的卡。在尝试从卡去除集成电路 时，可磁化区可能被去除(损坏)或者完全去除。这种去除将影响由磁场传感器检测到的 磁场。一旦磁场改变，则可检测到违背真实性，集成电路采取措施以防止黑客获取存储在其 中的信息，例如通过删除内容或自身重置。按照本发明的卡是更安全的。在第三方面，本发明提供了初始化这种集成电路的方法，因为在一些实施例中集 成电路的初始化在制作之外时进行，而在其他实施例中集成电路可能需要重新初始化。初 始化的方法包括以下步骤-确定在至少一个磁场传感器的位置的磁场的实际值，以及-将实际值存储为第一参考值。可选地，在确定实际值的步骤之前，该方法还包括另一步骤-配置可磁化区，用于产生在至少一个磁场传感器的另一个的位置可检测的磁场。在第四方面，本发明提供了检验这种集成电路真实性的方法。检验真实性的方法 包括以下步骤-测量在至少一个传感器位置的磁场的第一实际值；-接收第一参考值；_将第一参考值与第一实际值比较，以及-仅在第一实际值与第一参考值之间的差小于预定阈值时，识别集成电路的真实 性。集成电路的验证是实现集成电路的良好的安全级别的重要方式。一旦集成电路已经识 别为非可信适当行为，则开始启动如删除、重置、自毁等动作，这防止黑客获得对存储在集 成电路中的数据的访问权。本发明可以应用到数据安全非常重要的应用区域，如银行卡的应用(信用卡、智 能卡等)、付费电视芯片、移动电话的SIM卡。按照本发明的集成电路、卡和方法的各种变型都是可能的，并且不背离本发明权 利要求的范围。
权利要求
一种集成电路，包括-具有第一侧(S1)和相对的第二侧(S2)的衬底(SUB)；-在衬底的第一侧(S1)上设置的电路(EC)，其中所述电路包括至少一个磁场传感器(Snsr1，Snsr2，Snsr3，Snsr4)，以及-通过采用晶片级类型沉积处理步骤，在所述衬底(SUB)的第二侧(S2)上设置的可磁化区(MR)，所述可磁化区(MR)的磁矩(MD1)配置成用于产生在所述至少一个磁场传感器(Snsr，Snsr1，Snsr2，Snsr3，Snsr4)的位置可检测的磁场(H1，H2)。
2.根据权利要求1所述的集成电路，其中所述至少一个磁场传感器(Snsr，Snsrl, Snsr2, Snsr3, Snsr4)包括多个磁场传感器(Snsrl, Snsr2, Snsr3, Snsr4)，所述多个磁场传 感器中的至少一些设置成在第一侧(Si)局部地检测磁场(H1，H2)。
3.根据权利要求1或2所述的集成电路，其中所述可磁化区(MR)包括具有预定的磁化 模式的多个磁畴(MD，MD1，MD2，MD3，MD4)，用于在第一侧(Si)传感器(Snsrl，Snsr2，Snsr3， Snsr4)的位置产生预定的磁场(H1，H2)。
4.根据权利要求1或2所述的集成电路，其中所述可磁化区(MR)包括具有随机磁化模 式的多个磁畴(MD, MDl, MD2，MD3，MD4)，用于在第一侧(Si)传感器(Snsrl, Snsr2，Snsr3, Snsr4)的位置产生随机的磁场(H1，H2)。
5.根据前述权利要求任一项所述的集成电路，其中所述可磁化区(MR)至少对于红外 光和可见光是不透明的。
6.根据前述权利要求任一项所述的集成电路，其中所述至少一个磁场传感器由其第一 电极分离成第一区域和第二区域的晶体管形成，第一区域和第二区域中的每一个在检测的 情况下承载检测电流，并且其中流经第一区域和第二区域的检测电流之间的差表示磁场。
7.根据权利要求6所述的集成电路，其中所述晶体管是双极晶体管，该双极晶体管具 有在第一导电类型的半导体层中限定的发射极、基极和集电极，所述半导体层设置有构成 发射极的第二导电类型的发射极区、构成基极的第一导电类型的基极区、以及构成集电极 的第二导电类型的第一和第二集电极区，其中所述第一和第二集电极区(CLR1，CLR2)、所述基极区(PB+，NB+)、以及所述发射 极区(PE+，NE+)位置彼此相对设置成在操作中，发射极电流(IEM)穿过基极区(PB+，NB+) 的一部分在第一和第二集电极区(CLR1，CLR2)上分布，获得第一和第二检测电流(ICL1， ICL2)。
8.根据权利要求7所述的集成电路，其中所述半导体层包括沿着与衬底的第一侧(Si)平行的方向延伸的掩埋N阱(DNW)，以及-所述发射极区(PE+，NE+)位于第一侧(Si)掩埋N阱(DNW)上方。
9.根据权利要求7或8所述的集成电路，其中-由与电流面垂直的磁场分量(Bx，Bz)，确定所述第一和第二检测电流(ICL1，ICL2)之 间的差，其中通过发射极区(PE+，NE+)、基极区(PB+，NB+)以及第一和第二集电极区(CLR1， CLR2)限定所述电流面，并且所述电流面沿着由发射极电流(IEM)以及第一和第二检测电 流(ICL1，ICL2)限定的方向延伸，以及-所述电流面沿着与衬底的第一侧(Si)垂直的方向延伸。
10.根据权利要求9所述的集成电路，其中所述掩埋N阱(DNW)包括通过衬底(P-SUB)的分隔区(SR)沿着与第一侧(Si)平行的方向分隔的两个部分(DNW1，DNW2)，所述两个部 分(DNW1，DNW2)形成第一和第二集电极区(CLR1，CLR2)。
11.根据权利要求7至10中任一项所述的集成电路，其中所述至少一个磁场传感器 还包括第二导电类型的第三集电极区和第四集电极区，第三集电极区和第四集电极区形成 双极晶体管的集电极(CL1，CL2，CL3，CL4)的一部分，其中第三集电极区和第四集电极区、 基极区(PB+)、以及发射极区(NE+)位置彼此相对设置成在操作中，发射极电流(IEM)穿过 基极区(PB+)的一部分在第三集电极区和第四集电极区上分布，获得第三和第四集电极电 流，其中由与另一电流面垂直的另一磁场分量(By)，确定所述第三和第四集电极电流之间 的差，所述另一电流面沿着与衬底(P-SUB)的第一侧(Si)垂直的方向延伸，其中通过发射 极区(NE+)、基极区(PB+)、以及第三集电极区和第四集电极区限定所述另一电流面，并且 所述另一电流面沿着由发射极电流(IEM)以及第三和第四集电极电流的流动方向限定的 方向延伸。
12.根据权利要求7所述的集成电路，其中所述集电极区(NC1+，NC2+，PC1+，PC2+)、所 述基极区(NW，PW)、以及所述发射极区(PE+，NE+)位于第一侧(Si)掩埋N阱(DNW)上方， 并且沿着与第一侧(Si)平行的方向设置彼此相对位置。
13.—种卡，设置有如前述权利要求中任一项所述的集成电路。
14.一种对根据权利要求1所述的集成电路初始化的方法，包括以下步骤-确定在所述至少一个磁场传感器之一(Snsrl)的位置处的磁场(Hl)的实际值，以及-将实际值存储为第一参考值。
15.一种检验根据权利要求1所述的集成电路的真实性的方法，所述集成电路已经通 过权利要求14的方法初始化以存储第一参考值，所述方法包括以下步骤-测量在所述至少一个磁场传感器之一(Snsrl)的位置处的磁场(Hl)的第一实际值；-接收第一参考值；-将第一参考值与第一实际值相比较，以及-仅在第一实际值与第一参考值之间的差小于预定阈值时，识别集成电路的真实性。
全文摘要
本发明涉及一种包括具有第一侧和相对的第二侧的衬底的集成电路。在衬底的第一侧(S1)上设置电路(EC)，其中该电路(EC)包括至少一个磁场传感器(Snsr1，Snsr2，Snsr3，Snsr4)。该集成电路还包括通过采用晶片级类型沉积处理步骤，在衬底(SUB)的第二侧(S2)上设置的可磁化区(MR)。可磁化区(MR)的磁矩配置成用于产生在至少一个磁场传感器(Snsr，Snsr1，Snsr2，Snsr3，Snsr4)的位置可检测的磁场(H1，H2)。本集成电路构成了一个非常简单的结构，并且实现了高度小型化的解决方案，由于缩小了尺寸很适合用于银行卡。尝试从其环境(例如银行卡)去除根据本发明的集成电路会造成可磁化区(MR)损坏(部分去除)或者甚至完全去除。本发明提供了抵御外来攻击的第一级安全。本发明的实施例提供了更高的安全级别。阐述了可以有利地集成在该集成电路中的各种磁场传感器。本发明也涉及设置有这种集成电路的卡。按照本发明的设计的卡更加安全。本发明还涉及初始化这种集成电路的方法以及检验这种集成电路真实性的方法。
文档编号H01L23/58GK101828261SQ200880111860
公开日2010年9月8日 申请日期2008年10月16日 优先权日2007年10月18日
发明者维克托·泽尔恩, 罗伯图斯·A·M·沃尔特斯 申请人:Nxp股份有限公司