具有降低的编程电压的基于垂直二极管的存储器单元及其形成方法

专利名称：具有降低的编程电压的基于垂直二极管的存储器单元及其形成方法
具有降低的编程电压的基于垂直二极管的存储器单元及其
形成方法本申请要求美国专利申请序列号No. 11/864, 848的优先权，该申请提交于2007年 9 月 28 日，其标题为“VERTICAL DIODE BASED MEMORYCELLS HAVING A LOWERED PROGRAMMING VOLTAGE ANDMETH0DS OF FORMING THE SAME”(代理律师卷号 No. SD-MXD-0343)，该申请的 全部内容通过引用的方式为所有目的合并于此。相关申请本申请涉及Herner的2007年9月28日提交的美国专利申请序列号 N0. 11/864，870，(代理人卷号 NO. [MXD-0346]), "MULTIPLEANTIFUSE MEMORY CELLS AND METHODS TO FORM, PROGRAM, AND SENSE THE SAME，，，该申请由本申请的受让人所有，并且全 部内容通过引用合并于此。本申请也涉及Herner的2004年9月29日提交的美国专利申请序列 号 No. 10/954, 510, "Memory Cell Comprising a Semiconductor JunctionDiode Crystallized Adjacent to a Silicide，，(以下称为'510 申请)，该申请是 Petti 等人的 美国专利 No. 6，946，719 "Semiconductor Device Includingjunction Diode Contacting Contact-Antifuse Unit Comprising Silicide，，的部分继续，二者均由本申请的受让人所 有，并且其全部内容通过引用合并于此。
背景技术：
本发明涉及包括在导体之间电串联地形成的二极管和介电击穿反熔丝 (dielectric rupture antifuse)的非易失性存储器单元。通常，将编程这种存储器单元所 需的电压最小化是有益的。

发明内容
在本发明的第一方面，提供了形成非易失性存储器单元的方法。该方法包括(1) 形成金属_绝缘体_金属(MIM)反熔丝叠层，该MIM反熔丝叠层包括(a)第一金属层；(b) 在第一金属层上方形成的二氧化硅、氮氧化物或氮化硅反熔丝层；以及(c)在反熔丝层上 方形成的第二金属层。该方法还包括(2)在MIM叠层上方形成邻接p-i-n 二极管，该邻接 p-i-n 二极管包括淀积的半导体材料；(3)形成与淀积的半导体材料接触的硅化物、硅锗化 物或锗化物层；以及(4)晶化接触硅化物、硅锗化物或锗化物层的淀积的半导体材料。该存 储器单元包括邻接P-I-N 二极管和MIM叠层。在本发明的第二方面，提供了在衬底上方单片形成第一存储器级的方法。该方法 包括(1)在衬底上方形成多个基本平行、基本共面的第一导体，该第一导体沿第一方向延 伸；以及(2)在第一导体上方形成多个MIM反熔丝叠层，每个MIM反熔丝叠层包括(a)第一 金属层；(b)在第一金属层上方形成的二氧化硅、氮氧化物或者氮化硅反熔丝层；以及(c) 在反熔丝层上方形成的第二金属层。该方法还包括(3)在MIM反熔丝叠层上方形成多个垂 直取向的邻接P-i-n 二极管，每个邻接p-i-n 二极管包括与硅化物、硅锗化物或锗化物层接触晶化的半导体材料；并且(4)在邻接p-i-n二极管上方形成多个基本平行、基本共面的第 二导体，该第二导体沿与第一方向不同的第二方向延伸，每个邻接p-i-n 二极管垂直设置 在MIM叠层之一的上方并在第一导体之一和第二导体之一之间。在本发明的第三方面，提供了在衬底上方形成单片三维存储器阵列的方法。该方 法包括(a)在衬底上方单片形成第一存储器级(memorylevel)，该第一存储器级由下列步 骤形成(i)形成多个基本平行、基本共面且沿第一方向延伸的第一导体；(ii)形成多个基 本平行、基本共面且沿与第一方向不同的第二方向延伸的第二导体，第二导体在第一导体 的上方；(iii)由淀积的半导体材料形成多个垂直取向的邻接P-i-n 二极管，该淀积的半导 体材料接触硅化物、锗硅化物或锗化物层晶化，每个二极管垂直设置在第一导体之一和第 二导体之一之间；(iv)形成多个金属_绝缘体-金属(MIM)反熔丝叠层；以及(v)形成多 个存储器单元，每个存储器单元包括位于串联排列的MIM反熔丝叠层之一上方的二极管之 一。每个MIM反熔丝叠层包括(1)第一金属层；(2)在第一金属层上方形成的二氧化硅、氮 氧化物或氮化硅反熔丝层；以及(3)在反熔丝层上方形成的第二金属层。该方法还包括(b) 在第一存储器级上方单片形成第二存储器级。在本发明的第四方面，提供了一种半导体器件，其包括金属-绝缘体-金属(MIM) 反熔丝叠层，该MIM反熔丝叠层包括(a)第一金属层；(b)在第一金属层上方形成的二氧化 硅、氮氧化物或氮化硅反熔丝层；以及(c)在反熔丝层上方形成的第二金属层。该半导体器 件还包括在MIM反熔丝叠层上方由邻近硅化物、锗化物或硅锗化物层晶化的淀积半导体材 料形成的邻接P-i-n 二极管。在本发明的第五方面，提供了第一存储器级，其包括(1)在衬底上方形成的多个 基本平行、基本共面的第一导体；(2)在第一导体上方形成的多个基本平行、基本共面的第 二导体；(3)多个垂直取向的邻接p-i-n 二极管，这些二极管包括邻近硅化物、硅锗化物或 锗化物层晶化的半导体材料；以及(4)多个位于p-i-n 二极管下方的金属_绝缘体_金属 (MIM)反熔丝叠层，并且每个MIM反熔丝叠层包括(a)第一金属层；(b)在第一金属层上方 形成的二氧化硅、氮氧化物或氮化硅反熔丝层；(c)在反熔丝层上方形成的第二金属层。每 个邻接p-i-n 二极管被设置在MIM反熔丝叠层之一的上方并且在第一导体之一和第二导体 之一之间。第一存储器级还包括多个存储器单元，每个存储器单元包括邻接P-i-n 二极管 之一和MIM反熔丝叠层之一。在本发明的第六方面，单片三维存储器阵列在衬底上方形成，该存储器阵列包括 在衬底上方单片形成的第一存储器级，该第一存储器级包括(i)多个基本平行、基本共面 且沿第一方向延伸的第一导体；(ii)多个基本平行、基本共面且沿与第一方向不同的第二 方向延伸的第二导体，第二导体在第一导体上方；(iii)由邻近硅化物、硅锗化物或锗化物 层晶化的淀积半导体材料形成的多个垂直取向的邻接P-i-n 二极管，每个二极管垂直设 置在第一导体之一和第二导体之一之间；(iv)位于P-i-n 二极管下方的多个金属_绝缘 体-金属(MIM)反熔丝叠层，并且每个MIM反熔丝叠层包括(a)第一金属层；(b)在第一金 属层上方形成的二氧化硅、氮氧化物或氮化硅反熔丝层；(c)在反熔丝层上方形成的第二 金属层；以及(v)多个存储器单元，每个存储器单元包括串联排列的二极管之一和MIM反熔 丝叠层之一。单片三维存储器阵列还包括在第一存储器级上方单片形成的第二存储器级。在本发明的第七方面，一种器件包括(1)包括半导体材料的邻接p-i-n 二极管；⑵与邻接p-i-n二极管的半导体材料接触的硅化物或硅锗化物层；以及(3)位于p-i-n二 极管下方的金属-绝缘体-金属(MIM)反熔丝叠层。MIM反熔丝叠层包括(a)第一金属层； (b)在第一金属层上方形成的二氧化硅、氮氧化物或氮化硅反熔丝层；(c)在反熔丝层上方 形成的第二金属层。邻接P-i-n 二极管和MIM反熔丝叠层在第一导体和第二导体之间电串 联排列。还提供了很多其它的方面。本发明的其它特征和方面可从下面的详细叙述、随附的权利要求和附图中更充分 地看出。


图1是美国专利NO. 6，952，030的存储器单元的透视图。图2是包括存储器单元的存储器级的透视图。图3是示出偏置方案的电路图，该偏置方案用于编程交叉点阵列中的被选单元S， 同时避免意外编程半选单元H和F以及未选单元U。图4是示出在交叉点阵列中降低的编程电压下被选单元S、半选单元H和F以及未 选单元U两端的电压的电路图。图5是根据本发明的示例性实施例形成的存储器单元的剖面图。图6是根据本发明的可替换实施例形成的存储器单元的剖面图。图7是根据本发明的另一可替换实施例形成的存储器单元的剖面图。图8A-8C是示出根据本发明的示例性实施例形成单片三维存储器阵列的第一存 储器级的各形成阶段的剖视图。
具体实施例方式图1示出Herner等 人的美 国专禾lj No. 6, 952, 030, "High-densitythree-dimensional memory cell ”(在下文中称为'030 专利)中所述的存 储器单元的实施例。在该非易失性存储器单元中，支柱(pillar) 100包括布置成电串联在 顶部导体106和底部导体108之间的二极管102和介电击穿反熔丝104。在该存储器单元 的初始态，当读取电压施加于顶部导体106和底部导体108之间时，极小的电流流过它们。 施加较大的编程电压永久地改变了图1中的存储器单元，因此，在编程后，相同的读取电压 下有更大的电流流过。在施加相同的读取电压下的电流的差别允许被编程单元与未编程单 元区分开；例如以数据“0”与数据“1”区别开。如以下的专利申请所详细叙述Herner等人的2004年9月29日提交的美国专利 申请序列号 No. 10/955, 549,"Nonvolatile Memory Cellffithout a Dielectric Antifuse Having High-and Low-Impedance States”(在下文中称为'549 申请)；以及 Herner 等人 的2005年6月8日提交的美国专利申请序列号No. 11/148, 530,"Nonvolatile Memory Cell Operating bylncreasing Order in Polycrystalline Semiconductor Material，，(在下 文中称为'530申请)，上述两个专利申请均由本发明的受让人所有，并且因此其全部内容 通过引用合并于此，二极管102由半导体材料形成，该半导体材料在初始未编程器件中处 于相对较高的电阻率状态。在二极管12两端施加编程电压使得半导体材料从高电阻率状 态转变为较低电阻率状态。
在类似于图1所示的单元中，编程电压必须执行两个任务。它必须使二极管102 的半导体材料从高电阻率状态转变为低电阻率状态，也必须使介电击穿反熔丝104的介电 材料经受介电击穿，在该过程中，穿过介电击穿反熔丝104永久地形成至少一条导电通路。图2示出布置在包括多个存储器单元的交叉点阵列中的与图1所示类似的存储器 单元的第一存储器级的一部分。每个存储器单元包括设置在顶部导体106之一和底导体 108之一之间的支柱100 (其包括图1中所示的二极管102和反熔丝104)。顶部导体106 在底部导体108上方并在不同的方向上延，优选垂直于底部导体108。两个、三个或更多个 这种存储器级可垂直地堆叠在彼此上方，形成单片三维存储器阵列。图3图示说明一种偏置方案，该偏置方案可以用来对与图2所示类似的交叉点阵 列中的存储器单元编程。假设被选单元S受到10伏的编程电压(这里提供的电压只作为示 例)。被选位线B0被设定为10伏电压而被选字线被设定为0伏电压，则在被选单元S两端 施加10伏电压。为避免对与被选单元S共享位线B0的单元F意外编程，未选字线W1被设 定为9伏电压；因此单元F只受到1伏电压，低于单元F的二极管导通电压。类似的，未选 位线B1被设定为1伏电压；因此与被选单元S共享字线W0的单元H只受到1伏电压。不与 被选单元S共享字线和位线的未选单元U受到-8伏电压。注意，在该简化图中，只显示一条 未选位线B1并且只显示一条未选字线W1。实际上有很多条未选字线和位线。具有N条位 线和M条字线的阵列将包括N-1个F单元、M-1个H单元以及数量非常巨大的(N-l) * (M-1) 个U单元。每个U单元中的二极管在电压低于二极管击穿电压的情况下处于反偏状态，使流 经该单元的电流最小化。(二极管不对称地传导电流，在一个方向上传导电流比在另一个方 向上更容易。)然而，将会不可避免地出现一些反向泄漏电流，由于U单元数量巨大，在编 程被选单元期间，反向泄漏电流可能浪费相当大的电力。在编程被选单元S期间，已编程的 H单元和F单元上的正向电流尽管小，但同样浪费电力。此外，高编程电压自身经常难以产 生。由于以上这些原因，期望将编程这种交叉点存储器阵列中的被选存储器单元所需的电 脉冲的量值最小化。特征尺寸是可以通过光刻工艺形成的最小尺寸。注意，对于水平取向的器件如晶 体管，一般随着特征尺寸减小，运行该器件所需的电压通常也降低。然而在图1所示的存储 器单元中，由于存储器单元的垂直取向，转换二极管102的半导体材料和击穿反熔丝104所 需的电脉冲的量值通常不随着特征尺寸的减小而减小。在'510申请中，介电击穿反熔丝与由半导体材料例如硅所形成的半导体二极管 配对，其中二极管的半导体材料与形成时一样处于低电阻率状态，并且不需要从高电阻率 状态转变为低电阻率状态。‘ 030专利和'549申请中的二极管由下列步骤形成，即淀积半导体材料(例如 无定型状态的硅)，之后执行热退火以使硅晶化，形成多晶硅二极管。如'530申请中所述， 当淀积的无定型硅仅与和其具有高晶格失配的材料(例如二氧化硅和氮化钛)接触晶化 时，形成的多晶硅具有大量的晶体缺陷，导致它具有高电阻率。施加穿过该高缺陷多晶硅的 编程脉冲明显地改变了该多晶硅，使其变为低电阻率状态。然而已经发现，当淀积的无定型硅与合适的硅化物层(例如硅化钛或硅化钴)接 触晶化时，最终晶化的硅的质量更高，缺陷较少，并且具有低得多的电阻率。硅化钛或硅化钴的晶格间距非常接近硅的晶格间距，并且据信当与合适的硅化物层在适宜方向上接触晶 化无定型硅时，该硅化物为硅的晶体生长提供模板，使得缺陷的形成最小化。该过程可最小 化晶粒边界的形成，达到由硅形成的垂直二极管可以仅具有单个晶粒的程度，特别是小横 向尺寸的二极管。不同于只邻近与其具有高晶格失配的材料晶化的高缺陷硅，施加大电脉 冲不会明显地改变与硅化物层接触晶化的该低缺陷、低电阻率硅的电阻率。通过介 电击穿反熔丝与这种低缺陷、低电阻率的二极管配对，可形成一种存储器 单元，其中编程脉冲仅需要足够击穿介电击穿反熔丝(因为该二极管是由初始状态已是 低电阻率状态的并且不需要经受从高电阻率状态到低电阻率状态转变的半导体材料形成 的)。在'510申请的实施例中，低缺陷、低电阻率二极管与由常规介电材料例如二氧 化硅所形成的介电击穿反熔丝配对，该介电击穿反熔丝位于二极管上方。在本发明的实施 例中，低缺陷、低电阻率二极管与由常规介电材料例如二氧化硅、氮氧化物或氮化硅所形成 的介电击穿反熔丝配对，该介电击穿反熔丝位于二极管下方(例如在金属_绝缘体_金属 (MIM) “反熔丝”叠层中)。低缺陷、低电阻率二极管由邻近具有适宜取向和/或晶格间距 的硅化物晶化的淀积半导体材料形成(如上所述)。术语“淀积的半导体材料”指的是已经 淀积的半导体材料如硅、锗和/或硅锗合金，并且排除在其上方可形成器件的单晶衬底。本 文所用的金属-绝缘体-金属(MIM)叠层除了将绝缘体“夹在中间(sandwich) ”的两个金 属层，还可以包括一个或多于一个的层。例如，在一些实施例中，MIM叠层可以包括附加硅 层，该附加硅层形成在底部金属层上方，并且被氧化和/或氮化以形成绝缘层。之后顶部金 属层可以形成于该绝缘层上方。为方便起见，这样的结构在此也被称为MIM叠层(而不是 金属_半导体_绝缘体_金属(MSIM)叠层)。编程本发明的存储器单元所需的电压仅是通过使反熔丝受到介电击穿而击穿反 熔丝所需的电压。在一些实施例中，反熔丝是通过淀积硅层且然后氧化该硅层形成二氧化硅反熔丝 而形成的。可替换地，该硅层可以在氨气或其它种类的氮化物中氮化，形成氮化硅反熔丝。 在其它实施例中，二氧化硅反熔丝和/或氮化硅反熔丝可以直接淀积，例如通过原子层淀 积(ALD)。二氧化硅反熔丝的示例性厚度是大约8埃到30埃，对于通过氧化所淀积的硅层而 形成的二氧化硅反熔丝来说，更优选的厚度是大约16埃到18埃，而对于ALD淀积的二氧化 硅来说是12埃到14埃。(注意，在氧化物形成之前、形成期间或形成之后，二氧化硅反熔 丝层也可以通过在氮源例如氨气或者一氧化二氮中退火而被氮化，由此形成氮氧化物反熔 丝)。氮化硅反熔丝的示例性厚度是大约10埃到40埃。这些薄反熔丝层可能有高泄漏电 流，并且可能需要较低的击穿电压(例如，大约4. 5伏到6伏)。在本发明的一个或多于一个实施例中，反熔丝使用相对较低温度的工艺形成(例 如大约300°C到700°C )。例如，反熔丝的形成可包括硅的低温淀积工艺，例如等离子辅助化 学气相淀积(CVD)，接下来是低温氧化工艺，例如低温快速热氧化(RTO)。类似地，低温淀积 工艺(例如ALD)可用来直接形成二氧化硅。作为一般规律，降低加工温度有利于复杂半导 体器件的制造、最小化掺杂剂扩散、剥离等。二极管不对称地传导电流，在正向偏置下比反向偏置下更容易导电。不希望存在反向泄漏电流，即在反向偏置时流过的电流。反向泄漏电流随着二极管两端负电压的减小 而超线性地(superlinearly)减小。例如，在特征尺寸为0. 15微米且由低电阻率半导体 材料形成的示例性二极管中，如同在本发明中，当二极管被-7V电压偏置时，反向泄漏电流 为-7. 5X10_"安培。当偏置电压为-5. 5V时，反向泄漏电流实质降低到-3. 0X10_"安培。 在-4. 5V偏置电压下，反向泄漏电流降低到-1.6X10—11安培。在图2所示的交叉点阵列中， 记得编程被选单元S所需的较低电压导致未选单元U两端的较低负电压。例如，参看图4， 假设被选单元S的编程电压只需要5. 4伏。被选位线B0的电压是5. 4伏，并且被选字线W 的电压是0伏，则被选单元S两端的电压是5. 4伏。如果未选位线B1设为1伏，而未选字 线W1设为4. 4伏，则单元H和单元F都受到1伏电压。未选单元U受到-3. 4伏电压，显著 地低于图3中示例的-8伏电压。在目前为止所述的单片存储器阵列中，硅通常被优选地用以形成二极管。锗相对 于硅具有较小的能带隙，并且已经发现由硅锗合金形成的二极管比纯硅二极管具有更高的 反向泄漏电流。反向泄漏电流随着锗所占比重的增加而增加。在交叉点存储器阵列中，由 于未选单元U仅有-3. 4伏电压，漏电流将大大地降低，缓解该缺点。例如，通过降低存储器 单元的编程电压，可使用“更易泄漏”的二极管材料，例如硅-锗(SiGe)合金。SiGe 二极管 具有更低的导通电压，并且因此需要较小的读取电压(这就降低了存储器阵列使用的总电 压，减少对大电荷泵晶体管的需求并且减小管芯尺寸)。如Herner等人的2005年5月9日提 交的美国专利申请 11/125，606，“HIGH-DENSITY NONVOLATILE MEMORYARRAY FABRICATED AT LOW TEMPERATURE COMPRISINGSEMICONDUCTOR DIODES” 所述，该申请由本申请的受让人所 有，并且全部内容通过引用合并于此(在下文中称为'606申请)，通过常规方法淀积和晶 化硅所要求的温度通常与不能承受高温的铝和铜镀覆(metallization)不兼容。如'606 申请中所述，使用锗含量足够高的硅锗合金(SiGe) 二极管降低了整体制造温度，允许使用 这些低电阻率金属，改善了器件性能。图5示出根据本发明的示例性实施例形成的存储器单元。参考图5，底部导体108 包括优选为氮化钛的附着层(adhesion layer) 502和优选为钨的导电层504。也可以使用 其它的附着层材料和/或其它的导电层材料(例如氮化钽、氮化钨或者其它附着层材料， 钽、钛或者其它导电层材料)。MIM反熔丝叠层506在底部导体108上方形成。例如，MIM叠 层506可包括在底部导体108上方形成的第一金属层508，在第一金属层508上方形成的 介电击穿反熔丝510，以及在介电反熔丝510上方形成的第二金属层512。在至少一个实施 例中，第一金属层508和第二金属层512可包括氮化钽、氮化钨、氮化钛等。介电击穿反熔 丝510可由二氧化硅(氮化或未氮化)、氮化硅(氧化或未氧化)或者类似的常规介电质形 成。如前所述，在一些实施例中，反熔丝510可以直接通过淀积工艺如ALD形成。在其它实 施例中，硅层514可以在第一金属层508上方形成，之后被氧化和/或氮化，从而形成作为 反熔丝510的二氧化硅、氮氧化硅或氮化硅(如图5所示)。 垂直取向的邻接p-i-n 二极管102在MIM叠层506上方形成，而支柱100包括MIM 叠层506和二极管102。硅化物层516 (优选是硅化钴或硅化钛)是顶部导体106的一部 分，进一步包括导电层，例如氮化钛层518和钨层520。(如下所述，硅化物只在硅化物形成 (silide-forming)金属与二极管102的硅的接触处形成；层516的交叉线部分522是未反 应的金属，而不是硅化物)。图中显示与下面的支柱100稍微偏离的顶部导体106优选的形状是轨形，在剖面图中延伸到页面外。二极管102的硅优选是淀积的无定型硅，然后被晶 化。在一些实施例中，优选使二极管102晶化，然后剥离硅化物516，因此硅化物516并不存 在于完成的器件中。也可以存在没有示出的附加层，例如阻挡层和附着层；可替换地，在一 些实施例中，器件中包含的一些阻挡层可省略。图6示出图5中的存储器单元的可替换实施例。底部导体108、MIM叠层506和 二极管102的形成与图5中的实施例相似。然而，在图6的实施例中，在形成支柱100之前 (例如，在形成支柱100的刻蚀步骤之前，如下文中参考图8A-C所述)，可以在二极管102 上方形成硅化物形成金属层602和金属硬掩膜。例如，硅化物形成金属层602 (如钛或钴) 可以在二极管102的上方形成。此后，阻挡层604和/或导电层606在硅化物形成金属层 602上方形成。阻挡层604可包括氮化钛、氮化钽、氮化钨等，并且导电层606可包括钨或 其他合适的金属层。阻挡层604和/或导电层606可以在二极管102形成过程中作为硬掩 模，并且可以减轻顶部导体106的形成期间可能发生的过度刻蚀(如美国专利申请序列号 NO. 11/444，936中所述，该申请提交于2006年5月13日，标题为“CONDUCTIVE HARD MASK TO PROTECT PATTERNEDFEATURES DURING TRENCH ETCH”(下文中称为 “'936 申请”)，其 全部内容通过引用合并于此)。例如，阻挡层604和导电层606可以被图案化和刻蚀，并且 因此在刻蚀二极管102和MIM叠层506期间充当硬掩模。导电层606、阻挡层604、硅化物 形成金属层602、二极管102和MIM叠层506的刻蚀形成支柱结构100。在一些实施例中， 这种刻蚀可以在单个刻蚀步骤中执行。如下所述，介电材料淀积在支柱结构100的顶部和 周围，以使支柱结构100与在包括该存储器单元的存储器级上制造的其它存储器单元(未 示出)的相似支柱结构隔离。然后在顶部导体106形成之前，执行化学机械抛光(CMP)或 介电回刻(etchback)步骤从而平坦化介电材料。在顶部导体106形成后，存储器单元可以被退火以使二极管102的淀积半导体材 料晶化(和/或通过硅化物形成金属层602和二极管102的相互作用形成硅化物层)。在 至少一个实施例中，退火可以在大约600°C到800°C且更优选在650°C到750°C之间的温度 下在氮气中执行大约10秒到2分钟。也可以使用其它退火时长、温度和/或环境。形成的 硅化物层可以在退火期间为下面形成二极管102的淀积半导体材料充当“晶化模板”或“种 子”。因此提供较低电阻率的二极管材料。图7示出图6的存储器单元的可替换实施例。图7的存储器单元与图6的存储器 单元类似，除了在图7的存储器单元中，MIM叠层506是通过在第一金属层508上方直接淀 积反熔丝层510形成的。例如，反熔丝层510可以通过在第一金属层508上方淀积二氧化 硅、氮化硅或氮氧化硅而形成。可以使用任何适合的淀积工艺，例如ALD等。以该方式，淀 积的硅层514可以被去除(如图所示)。这些实施例中的每一个都是半导体器件，其包括(1)由淀积的半导体材料形成的 邻接p-i-n 二极管，其中半导体材料邻近硅化物、锗化物或硅锗化物层晶化；和(2)与二极 管电串联排列的介电击穿反熔丝。在每个实施例中，垂直取向的二极管被设置在顶部导体 和底部导体之间，并且介电击穿反熔丝被设置在二极管和底部导体之间。在这些示例中，顶 部导体和底部导体都不包括硅层。术语“邻接p-i-n 二极管”描述了由半导体材料形成的二极管，该半导体材料在一 端具有重掺杂的P型半导体材料，在另一端具有重掺杂的n型半导体材料，其间是本征或轻掺杂的半导体材料，在P型区和η型区之间没有介电击穿反熔丝，在反熔丝被击穿之前该介 电击穿反熔丝阻止大部分电流。p-i-n 二极管优选用于大型存储器阵列中，因为这种二极管 在反向偏置下使泄漏电流最小化。在这些单元的任何一个中，编程之前，反熔丝510是完好的，并且阻止电流。编程 期间，当编程电压供给在顶部导体106和底部导体108之间时，介电击穿反熔丝的一部 分受 到介电击穿，在邻接P-i-n 二极管102和底部导体108之间形成穿过介电击穿反熔丝510 的导电通路。下面提供根据本发明的实施例形成的单片三维存储器阵列的详细示例。为了完 整，将提供具体的工艺条件、尺寸、方法和材料。然而，可以理解，这些细节并不意欲限制本 发明，这些细节中的许多都可以修改、省略或增加，其结果仍在本发明的范畴之内。例如，可 以使用'030专利和'549申请、‘530申请以及'510申请中的一些细节。为避免模糊 本发明，该专利和这些申请中的所有细节都没有包括，但可以理解，并不排除相关的教导。示例性制造工艺参考图8A，示例性存储器的形成开始于衬底800。该衬底800可以是本领域已知 的任何半导体衬底，例如单晶硅、IV-IV族化合物如硅-锗或硅-锗-碳、III-V族化合物、 II-VI族化合物、这种衬底上方的外延层或任何其它半导体材料。衬底800可包括在其中制 造的集成电路。绝缘层802在衬底800的上方形成。绝缘层802可以是二氧化硅、氮化硅、 硅-碳-氧-氢膜或任何其它合适的绝缘材料。第一(底部)导体108在衬底800和绝缘体802上方形成。附着层502可以包括 在绝缘层802和导电层504之间，从而帮助导电层504附着在绝缘层802上。如果上覆导 电层504是钨，则氮化钛优选作为附着层502。导电层504可包括本领域中已知的任何导电 材料(例如钨)或其它材料(包括钽、钛、铜、钴或其合金)。一旦将要形成导电轨108的所有层已经被淀积，则使用任何适合的掩模和刻蚀工 艺对这些层图案化和刻蚀，以形成基本平行、基本共面的导体108，如图8A中的剖面图所 示。导体108延伸出页面。在一个实施例中，光刻胶被淀积在导电层504上方并由光刻法 图案化，层502和504被刻蚀，然后使用标准工艺技术去除光刻胶。接下来介电材料804被淀积于导电轨108的上方和之间。介电材料804可以是任 何已知的电绝缘材料，例如二氧化硅、氮化硅或氮氧化硅。在优选实施例中，由高密度等离 子方法淀积的二氧化硅被用作介电材料804。最后，导电轨108顶部过多的介电材料804被去除，暴露出被介电材料804隔离的 导电轨108的顶部，并留下基本平坦的表面。最终结构在图8A中示出。可通过现有技术中 已知的任何工艺(如CMP或回刻)执行电介质过度填充(overfill)的去除以形成平坦表 面。在可替换的实施例中，导体108可由镶嵌法形成。参考图8B，MIM叠层506在底部导电轨108上方形成。例如，第一金属层508可以 在底部导体108上方形成，介电击穿反熔丝510可以在第一金属层508上方形成，并且第二 金属层512可以在介电击穿反熔丝510上方形成。在至少一个实施例中，第一金属层508 和第二金属层512可包括氮化钽、氮化钨、氮化钛等。例如，第一金属层508和第二金属层 512可以包括大约10埃到300埃且更优选大约50埃的氮化钛(尽管其它金属和/或厚度也可以使用)。介电击穿反熔丝510可以由二氧化硅(有或没有氮化)、氮化硅(有或没有氧化) 或其它类似的传统电介质形成。如前所述，在一些实施例中，反熔丝510可以直接由淀积工 艺例如ALD形成。在其它实施例中，硅层(图8B中未示出，例如图5中的层514)可以在第 一金属层508上方形成，然后被氧化和/或氮化以形成作为反熔丝510的二氧化硅、氮氧化 硅或氮化硅(如图5所示)。在一些实施例中，硅层的厚度可以是大约40埃到500埃，更优 选的是大约100埃，尽管其它的层厚度也可以使用。二氧化硅反熔丝的示例性厚度范围是大约8埃到30埃，更优选的厚度对于通过氧 化淀积的硅层形成的二氧化硅反熔丝来说大约是16埃到18埃，对于ALD淀积的二氧化硅 来说是12埃到14埃。(注意，在氧化膜形成之前、形成期间或形成之后，二氧化硅反熔丝层 也可以通过在氮源，例如在氨气或者一氧化二氮中退火而被氮化，从而形成氮氧化物反熔 丝)。氮化硅反熔丝的示例性厚度是大约10埃到40埃。这些薄反熔丝层可能有低泄漏电 流，并且可能需要较低的击穿电压(例如，大约4. 5伏到6伏)。在本发明的一个或多于一个实施例中，反熔丝是使用相对较低温度的工艺形成 的(例如大约300°C到700°C)。例如，反熔丝的形成工艺可包括等离子辅助化学气相淀积 (CVD)工艺，然后是低温氧化工艺，例如低温快速热氧化(RT0)。类似地，低温淀积工艺例如 ALD可用来直接形成二氧化硅。在一些实施例中，反熔丝层510通过淀积反熔丝层或淀积硅然后氧化和/或氮化 淀积的硅而直接形成。高质量膜优选的是稠密的，尽可能接近它的理论密度；具有完整的覆 盖范围，具有几个或者没有针孔(pinhole)；并且具有低密度的电缺陷。接下来，淀积将要图案化成支柱的半导体材料。该半导体材料可以是硅、锗、硅锗 合金或其它适合的半导体或半导体合金。为简单起见，本说明书将半导体材料称为硅，但专 业人员将会认识到，可以选择任何其它适合的材料作为替代。底部重掺杂区域806可以由本领域已知的任何淀积和掺杂方法形成。硅可以被淀 积然后掺杂，但优选在硅淀积过程中通过流过提供n型掺杂原子例如磷的施主气体来原位 掺杂。虽然也可以使用其它厚度，但是重掺杂区域806的优选厚度是大约100埃到800埃 之间。本征区域808可以由本领域已知的任何方法形成。区域808可以是硅、锗或任何 硅锗合金，并且在一些实施例中具有大约1100埃到大约3300埃之间的厚度，优选为约2000 埃。也可以使用其它厚度。重掺杂区域806和本征区域808的硅优选是淀积的无定型硅。在一些实施例中，薄的(例如几百埃或更少)锗层和/或硅锗合金层(未示出) (在使用硅锗合金层时具有原子数比大约为10%或更多的锗)可以在n+区域806上形成， 以阻止和/或减少从n+区域806到本征区域808的杂质迁移，如2005年12月9日提交的 标题为"DEPOSITEDSEMICONDUCTOR STRUCTURE TO MINIMIZE N-TYPE DOPANTDIFFUSION AND METHOD OF MAKING”的美国专利申请序列号No. 11/298，331 (下文中称为“ '331申请”) 所述，其全部内容通过弓丨用合并于此以用于各种目的。刚淀积的半导体区域808和806与下衬MIM叠层506 —起被图案化和刻蚀，从而 形成支柱100。支柱100应该具有与下方的导体108大致相等的节距和宽度，从而每个支柱 100在导体108的顶部形成。一些未对准是可以容忍的。
支柱100可用任何适合的掩模和刻蚀工艺形成。例如，光刻胶可以使用标准光刻 技术来淀积和图案化，刻蚀支柱100，然后去除光刻胶。可替换地，一些其它材料(如二氧化 硅)的硬掩模能够在半导体层的叠层顶部形成，其顶上具有底部抗反射涂层(BARC)，然后 图案化和刻蚀，并被用作掩模来刻蚀支柱100。类似地，介电抗反射涂层(DARC)可以用作硬 掩模。此外，金属硬掩模可以用来刻蚀支柱100，如'936申请中所述。Chen 的美国申请 No. 10/728，436，“Photomask Features with InteriorNonprinting Window Using Alternating Phase Shifting，，提交于 2003 年 12 月 5 日；或 Chen 的美国申请 No. 10/815，312，"Photomask Features withChromeless Nonprinting Phase Shifting Window”提交于2004年4月1日，这两个申请由本申请的受 让人所有，并且其全部内容通过引用合并于此，这两个申请中所述的光刻技术可有利地用 来执行根据本发明的存储器阵列的形成中使用的任何光刻步骤。介电材料810淀积于支柱100上方和支柱100之间，填充它们之间的缝隙。介电 材料810可以是任何已知的电绝缘材料，例如二氧化硅、氮化硅或氮氧化硅。在优选的实施 例中，二氧化硅被用作绝缘材料。接下来，支柱100顶部的介电材料被去除，露出被介电材料810隔离的支柱100的 顶部，并且留下基本平坦的表面。可以由本领域已知的任何工艺如CMP或回刻执行过度填 充电介质的去除。在CMP或回刻后，执行离子注入，形成重掺杂的p型顶部区域812。p型 掺杂剂优选是浅注入硼，其注入能量为例如2keV，剂量约为3X1015/cm2。该注入步骤完成 了二极管102的形成。可以使用其它的掺杂类型和/或能量。最终的结构在图8B中示出。 在刚形成的二极管中，底部重掺杂区域806是n型，而顶部重掺杂区域812是p型；二极管 的极性显然是可以反转的。总之，支柱100是通过在第一导体108上方淀积MIM反熔丝叠层506和半导体层 的叠层形成的；并且在单个图案化步骤中图案化和刻蚀形式为支柱100的MIM反熔丝叠层 506与半导体层的叠层。在器件完成后，与MIM反熔丝叠层506串联的邻接p-i-n 二极管被 设置在每个支柱100内。参考图8C，清除在支柱100顶部形成的任何原有氧化物之后，淀积硅化物形成金 属层814，例如钛或钴。层814优选是钛或钴；如果层814是钛，它的厚度优选是大约10埃 到100埃之间，最优选约20埃，但是其它厚度也可以使用。层814后面是阻挡层和/或附 着层518 (例如氮化钛层)。层518的厚度优选为大约20埃到100埃，最优选为大约50埃。 也可以采用其它的层厚度。然后淀积导电材料层520，如钨。层520、518和814被图案化和 蚀刻成轨形顶部导体106，该顶部导体106优选沿着垂直于底部导体108的方向延伸。接下来介电材料(未示出)在导体106的上方和之间淀积。介电材料可以是任何 已知的电绝缘材料，例如二氧化硅、氮化硅或氮氧化硅。在优选实施例中，二氧化硅被用作 该介电材料。已经描述了第一存储器级的形成。额外存储器级可在该第一存储器级上方形成， 从而形成单片三维存储器阵列。上面描述的阵列仅仅是一个示例；并且可以以其它方式变 化，例如包括图6和图7中所示任一存储器单元。参考图8C，注意硅化物形成金属层814与顶部重掺杂区域812的硅接触。在随后 的升温步骤中，层814的金属将与重掺杂区域812的一些部分硅发生反应从而形成硅化物层(未示出)。该硅化物层在低于硅晶化所需的温度下形成，并且因此在区域806、808和 812大部分仍是无定型时形成。如果硅锗合金被用于顶部重掺杂区域812，则可以形成硅锗 化物层，例如硅锗化钴或硅锗化钛。尽管每个存储器级可在其形成时退火，但优选在所有存储器级形成之后，执行单 一晶化退火以使二极管102晶化，例如在750°C下执行大约60秒。最终的二极管通常是多 晶的。由于这些二极管的半导体材料与和其具有良好的晶格匹配的硅化物或硅锗化物层接 触晶化，所以二极管102的半导体材料将会是低缺陷和低电阻率的。然而 ，随着特征尺寸减 小，晶粒边界密度被最小化，二极管可仅包括单个晶粒。在一些实施例中，导体可以在存储器级间共享；即顶部导体106可以充当上方的 下一个存储器级的底部导体，如2007年3月27日提交的标题为“LARGE ARRAY OF UPWARD POINTING P-I-N DIODESHAVING LARGE AND UNIFORM CURRENT” 的美国专利申请序列号 NO. 11/692，151所述(下文中称作'151申请)，其全部内容通过引用合并于此。在其它实 施例中，级间电介质(未示出)可以在图8C中的第一存储器级的上方形成，它的表面被平 坦化，且第二存储器级的构造可以在该平坦化的级间电介质上开始，而无需共享的导体。本发明允许降低编程电压。在'030专利的实施例中，足以对阵列中几乎所有(例 如多于99% )的单元编程的编程电压包括施加在将被编程的单元两端的至少8伏的脉冲。 在本发明的一些实施例中，与刚才所述的阵列相似，编程电压可以降低。例如，阵列中几乎 所有的单元能够由低于约8伏的编程脉冲编程，并且在一些实施例中该脉冲小于6伏或者 小于4.0伏。在一些实施例中，可能优选以反向偏置的形式将编程脉冲施加到二极管上。这可 能在减少或消除阵列中未选单元两端的泄漏电流方面有优势，如Kumar等人的2006年7月 28 日提交的美国专利申请 No. 11/496，986，“Method For using A Memory Element With TrimmableResistance”所述，该申请由本申请的受让人所有，其全部内容通过引用合并于 此。单片三维存储器阵列是在单个衬底如晶片上形成多个存储器级的存储器阵列，没 有中间衬底。形成一个存储器级的层在现有级的层的上方直接淀积或生长。与此相反，叠 层存储器是通过在分离衬底上形成存储器级，并且将这些存储器级在彼此顶部附着而构造 的，如 Leedy 的美国专利 No. 5，915，167，"Three dimensional structure memory” 所述。 衬底可以减薄或者在键合之前从存储器级上去除，但由于存储器级最初在分离的衬底上形 成，因此这种存储器并不是真正的单片三维存储器阵列。在衬底上方形成的单片三维存储器阵列至少包括在衬底上方第一高度形成的第 一存储器级以及在与第一高度不同的第二高度形成的第二存储器级。三个、四个、八个甚至 任何数目的存储器级都可以以这种多级阵列形式在衬底上方形成。用来形成类似阵列的替换方法在前面引入的'936申请中做了介绍，其中导体是 用镶嵌构造形成的。可以替代地使用'936申请的方法来形成根据本发明的阵列。这里已经说明了详细的制造方法，但也可使用形成相同结构的任何其它方法，并 结果都在本发明范畴内。前面的详细描述仅示出本发明可以采用的许多形式中几种形式。因此，该详细描 述只是为了说明，而非意欲限制本发明。权利要求及其等价物界定本发明范畴。
权利要求
一种形成非易失性存储器单元的方法，该方法包括形成金属-绝缘体-金属即MIM反熔丝叠层，该MIM反熔丝叠层包括第一金属层；在所述第一金属层上方形成的二氧化硅、氮氧化硅或氮化硅反熔丝层；以及在所述反熔丝层上方形成的第二金属层；在所述MIM叠层上方形成邻接p-i-n二极管，所述邻接p-i-n二极管包括淀积的半导体材料；形成与所述淀积的半导体材料接触的硅化物、硅锗化物或锗化物层；以及晶化与所述硅化物、硅锗化物或锗化物层接触的所述淀积的半导体材料；其中所述存储器单元包括所述邻接p-i-n二极管和所述MIM叠层。
2.根据权利要求1所述的方法，其中所述反熔丝层是使用原子层淀积形成的。
3.根据权利要求1所述的方法，其中所述反熔丝层由以下步骤形成 在所述第一金属层上方淀积硅层；以及氧化所述硅层以形成二氧化硅。
4.根据权利要求3所述的方法，其进一步包括氮化所述二氧化硅以形成氮氧化物。
5.根据权利要求1所述的方法，其中所述反熔丝层由以下步骤形成 在所述第一金属层上方淀积硅层；以及氮化所述硅层以形成氮化硅。
6.根据权利要求5所述的方法，其进一步包括氧化所述氮化硅。
7.根据权利要求1所述的方法，其中所述反熔丝层由以下步骤形成 在所述第一金属层上方淀积硅层；以及氮氧化所述硅层以形成氮氧化硅。
8.根据权利要求1所述的方法，其中所述反熔丝层的厚度是大约40埃或更小。
9.根据权利要求8所述的方法，其中所述反熔丝层的厚度是大约18埃或更小。
10.根据权利要求1所述的方法，其中所述第一金属层和所述第二金属层中至少一个 包括氮化钛、氮化钽或氮化钨。
11.根据权利要求1所述的方法，其中所述淀积的半导体材料包括硅、锗或硅锗合金。
12.根据权利要求1所述的方法，其中所述硅化物、硅锗化物或锗化物是硅化钛、硅锗 化钛、锗化钛、硅化钴、硅锗化钴或锗化钴。
13.根据权利要求1所述的方法，其中所述邻接p-i-n二极管被布置在顶部导体和底部 导体之间，并且其中所述MIM反熔丝叠层被布置在所述邻接p-i-n 二极管和所述底部导体 之间。
14.根据权利要求1所述的方法，其中所述邻接p-i-n二极管是垂直取向的。
15.根据权利要求1所述的方法，其中所述半导体材料是多晶的或单晶粒的。
16.根据权利要求1所述的方法，其中形成所述邻接p-i-n二极管包括 形成底部导体；在形成所述底部导体后，在所述底部导体上方形成所述MIM反熔丝叠层； 在形成所述MIM反熔丝叠层后，在所述MIM反熔丝叠层上方淀积半导体层的叠层； 图案化并刻蚀所述半导体层的叠层和MIM反熔丝叠层，从而在单个图案化步骤中形成支柱；以及在图案化并刻蚀所述半导体层的叠层和MIM反熔丝叠层之后，在所述支柱上方形成第二导体。
17.根据权利要求16所述的方法，其进一步包括使所述反熔丝层的一部分受到介电击 穿，从而对所述存储器单元编程。
18.根据权利要求17所述的方法，其中使所述反熔丝层的一部分受到介电击穿包括在 所述第一导体和所述第二导体之间施加编程电压。
19.根据权利要求18所述的方法，其中所述编程电压不超过大约7伏。
20.一种根据权利要求1所述的方法形成的存储器单元。
21.一种在衬底上方单片形成第一存储器级的方法，该方法包括在所述衬底上方形成多个基本平行、基本共面的第一导体，所述第一导体沿第一方向 延伸；在所述第一导体上方形成多个MIM反熔丝叠层，每个MIM反熔丝叠层包括第一金属层；在所述第一金属层上方形成的二氧化硅、氮氧化硅或氮化硅反熔丝层；以及 在所述反熔丝层上方形成的第二金属层；在所述MIM反熔丝叠层上方形成多个垂直取向的邻接p-i-n 二极管，每个邻接p-i-n 二极管包括接触硅化物、硅锗化物或锗化物层晶化的半导体材料；以及在所述邻接P-i-n 二极管上方形成多个基本平行、基本共面的第二导体，所述第二导 体沿着与所述第一方向不同的第二方向延伸，每个邻接P-i-n 二极管被垂直布置在所述 MIM叠层之一上方并在所述第一导体之一与所述第二导体之一之间。
22.根据权利要求21所述的方法，其中每个MIM叠层的所述反熔丝层是通过原子层淀 积形成的。
23.根据权利要求21所述的方法，其中每个MIM叠层的所述反熔丝层由以下步骤形成在所述第一金属层上方淀积硅层；并且 氧化所述硅层以形成二氧化硅。
24.根据权利要求23所述的方法，其进一步包括氮化所述二氧化硅以形成氮氧化物。
25.根据权利要求21所述的方法，其中所述反熔丝层由以下步骤形成 在所述第一金属层上方淀积硅层；并且氮化所述硅层以形成氮化硅。
26.根据权利要求25所述的方法，其进一步包括氧化所述氮化硅。
27.根据权利要求21所述的方法，其中所述反熔丝层由以下步骤形成 在所述第一金属层上方淀积硅层；并且氮氧化所述硅层以形成氮氧化硅。
28.根据权利要求21所述的方法，其中所述半导体材料包括硅、锗和硅锗合金中的至 少一种。
29.根据权利要求21所述的方法，其中所述衬底包括单晶硅。
30.根据权利要求21所述的方法，其中至少一个第二存储器级被单片形成在所述第一存储级上方。
31.一种根据权利要求21所述的方法形成的第一存储器级。
32.—种在衬底上方形成单片三维存储器阵列的方法，该方法包括(a)在所述衬底上方单片形成第一存储器级，所述第一存储器级由以下步骤形成(i)形成多个基本平行、基本共面且沿第一方向延伸的第一导体；(ii)形成多个基本平行、基本共面且沿与所述第一方向不同的第二方向延伸的第二导 体，所述第二导体在所述第一导体上方；(iii)形成多个垂直取向的邻接p-i-n晶体管，所述邻接p-i-n晶体管由淀积的半导体 材料形成，该淀积的半导体材料接触硅化物、硅锗化物或锗化物晶化，每个二极管垂直布置 在所述第一导体之一和所述第二导体之一之间；(iv)形成多个金属_绝缘体_金属即MIM反熔丝叠层，每个叠层包括第一金属层；在所述第一金属层上方形成的二氧化硅、氮氧化硅或氮化硅反熔丝层；以及在所述反熔丝层上方形成的第二金属层；以及(v)形成多个存储器单元，每个存储器单元包括设置在串联布置的所述MIM反熔丝叠 层之一上方的所述二极管之一；以及(b)在所述第一存储器级上方单片地形成第二存储器级。
33.根据权利要求32所述的方法，其中每个MIM反熔丝叠层的所述反熔丝层由原子层 淀积形成。
34.根据权利要求32所述的方法，其中每个MIM反熔丝叠层的所述反熔丝层由以下步 骤形成在所述第一金属层上方淀积硅层；并且氧化所述硅层以形成二氧化硅。
35.根据权利要求34所述的方法，进一步包括氮化所述二氧化硅以形成氮氧化物。
36.根据权利要求32所述的方法，其中每个MIM反熔丝叠层的所述反熔丝层由以下步 骤形成在所述第一金属层上方淀积硅层；并且氮化所述硅层以形成氮化硅。
37.根据权利要求36所述的方法，其进一步包括氧化所述氮化硅。
38.根据权利要求32所述的方法，其中所述反熔丝层由以下步骤形成在所述第一金属层上方淀积硅层；并且氮氧化所述硅层以形成氮氧化硅。
39.根据权利要求32所述的方法，其中所述淀积的半导体材料包括硅、锗和硅锗合金 中的至少一种。
40.根据权利要求32所述的方法，其中所述衬底包括单晶硅。
41.一种单片三维存储器阵列，其根据权利要求32所述的方法形成。
42.一种半导体器件，其包括金属_绝缘体_金属即MIM反熔丝叠层，该反熔丝叠层包括第一金属层；在所述第一金属层上方形成的二氧化硅、氮氧化硅或氮化硅反熔丝层；和 在所述反熔丝层上方形成的第二金属层；以及在所述MIM反熔丝上方形成由淀积的半导体材料构成的邻接p-i-n 二极管，所述淀积 的半导体材料邻近硅化物、锗化物或硅锗化物层晶化。
43.根据权利要求42所述的半导体器件，其中所述第一金属层和所述第二金属层中至 少一个包括氮化钛、氮化钽或氮化钨。
44.根据权利要求42所述的半导体器件，其中所述半导体材料是多晶的或单晶的。
45.根据权利要求42所述的半导体器件，其中所述反熔丝层是用原子层淀积形成的。
46.根据权利要求42所述的半导体器件，其中所述MIM反熔丝叠层包括在所述第一金 属层上方形成的硅层，且其中所述反熔丝层是氧化所述硅层形成的二氧化硅。
47.根据权利要求42所述的半导体器件，其中所述MIM反熔丝叠层包括在所述第一金 属层上方形成的硅层，且其中所述反熔丝层是氮氧化物。
48.根据权利要求42所述的半导体器件，其中所述MIM反熔丝叠层包括在所述第一金 属层上方形成的硅层，且其中所述反熔丝层是氮化所述硅层形成的氮化硅。
49.根据权利要求42所述的半导体器件，其中所述反熔丝层的厚度是大约40埃或更小。
50.根据权利要求49所述的半导体器件，其中所述反熔丝层的厚度是大约18埃或更小。
51.根据权利要求42所述的半导体器件，其中所述硅化物、硅锗化物或锗化物层是硅 化钛、硅锗化钛、锗化钛、硅化钴、硅锗化钴或锗化钴。
52.根据权利要求42所述的半导体器件，其中所述半导体材料包括硅、锗和硅锗合金 中的至少一种。
53.根据权利要求42所述的半导体器件，其中所述邻接p-i-n二极管是垂直取向的，并 且被设置在所述邻接P-i-n 二极管下方的底部导体和所述邻接p-i-n 二极管上方的顶部导 体之间，而所述MIM反熔丝叠层被设置在所述邻接p-i-n 二极管和所述底部导体之间。
54.根据权利要求53所述的半导体器件，其中所述反熔丝层的一部分受到介电击穿， 以在所述邻接P-i-n 二极管和所述底部导体之间形成穿过所述反熔丝层的导电通路。
55.根据权利要求53所述的半导体器件，其中所述底部导体、所述邻接p-i-n二极管、 所述MIM反熔丝叠层和所述顶部导体都在半导体衬底上方形成。
56.根据权利要求53所述的半导体器件，其中所述邻接p-i-n二极管和MIM反熔丝叠 层采用立柱的形式。
57.根据权利要求42所述的半导体器件，其中所述硅化物、硅锗化物或锗化物层不存 在于完成的半导体器件中。
58.一种第一存储器级，其包括在衬底上方形成的多个基本平行、基本共面的第一导体； 在所述第一导体上方形成的多个基本平行、基本共面的第二导体； 多个垂直取向的邻接P-i-n 二极管，所述二极管包括邻近硅化物、硅锗化物或锗化物 层晶化的半导体材料；位于所述P-i-n 二极管下方的多个金属_绝缘体_金属即MIM反熔丝叠层，每个MIM反熔丝叠层包括 第一金属层；在所述第一金属层上方形成的二氧化硅、氮氧化硅或氮化硅反熔丝层；和 在所述反熔丝层上方形成的第二金属层；其中每个所述邻接p-i-n 二极管被设置在所述MIM反熔丝叠层之一的上方并在所述第 一导体之一与所述第二导体之一之间，以及多个存储器单元，每个存储器单元包括所述邻接P-i-n 二极管之一和所述MIM反熔丝置层之"~~'ο
59.根据权利要求58所述的第一存储器级，其中每个MIM反熔丝叠层包括在所述第一 金属层上方形成的硅层，并且其中所述反熔丝层是氧化所述硅层形成的二氧化硅。
60.根据权利要求58所述的第一存储器级，其中每个MIM反熔丝叠层包括在所述第一 金属层上方形成的硅层，并且其中所述反熔丝层是氮氧化物。
61.根据权利要求58所述的第一存储器级，其中每个MIM反熔丝叠层包括在所述第一 金属层上方形成的硅层，并且其中所述反熔丝层是氮化所述硅层形成的氮化硅。
62.根据权利要求58所述的第一存储器级，其中每个MIM反熔丝叠层的所述第一金属 层和所述第二金属层中至少一个包括氮化钛、氮化钽或氮化钨。
63.根据权利要求58所述的第一存储器级，其中所述半导体材料包括硅、锗和硅锗合 金中的至少一种。
64.根据权利要求58所述的第一存储器级，其中所述硅化物、硅锗化物、锗化物层被设 置在所述邻接P-i-n 二极管上方。
65.根据权利要求58所述的第一存储器级，其中每个所述邻接p-i-n二极管和所述 MIM反熔丝叠层之一以支柱的形式串联耦合。
66.根据权利要求58所述的第一存储器级，其中至少一个第二存储器级在所述第一存 储器级上方单片形成。
67.一种在衬底上方形成的单片三维存储器阵列，其包括(a)在所述衬底上方单片形成的第一存储器级，该第一存储器级包括 (i)多个基本平行、基本共面且沿第一方向延伸的第一导体； ( )多个基本平行、基本共面且沿与所述第一方向不同的第二方向延伸的第二导体， 所述第二导体在所述第一导体上方；(iii)多个垂直取向的由淀积的半导体材料形成的邻接P-i-n二极管，所述淀积的半 导体材料邻近硅化物、硅锗化物或锗化物层晶化，每个二极管垂直设置在所述第一导体之 一和所述第二导体之一之间；(iv)多个金属-绝缘体-金属即MIM反熔丝叠层，其位于所述p-i-n二极管下方，每个 MIM叠层包括第一金属层；在所述第一金属层上方形成的二氧化硅、氮氧化硅或氮化硅反熔丝层；和 在所述反熔丝层上方形成的第二金属层；以及(ν)多个存储器单元，每个存储器单元包括串联排列的所述二极管之一和所述MIM反 熔丝叠层之一；以及(b)在所述第一存储器级上方单片形成的第二存储器级。
68.根据权利要求67所述的单片三维存储器阵列，其中每个MIM反熔丝叠层包括在所 述第一金属层上方形成的硅层，并且其中所述反熔丝层是氧化所述硅层形成的二氧化硅。
69.根据权利要求67所述的单片三维存储器阵列，其中每个MIM反熔丝叠层包括在所 述第一金属层上方形成的硅层，且其中所述反熔丝层是氮氧化物。
70.根据权利要求67所述的单片三维存储器阵列，其中每个MIM反熔丝叠层包括在所 述第一金属层上方形成的硅层，并且其中所述反熔丝层是氮化所述硅层形成的氮化硅。
71.根据权利要求67所述的单片三维存储器阵列，其中所述半导体材料包括硅、锗和 硅锗合金中的至少一种。
72.根据权利要求67所述的单片三维存储器阵列，其中所述衬底包括单晶硅。
73.一种器件，其包括包括半导体材料的邻接p-i-n 二极管；与所述邻接P-i-n 二极管的所述半导体材料接触的硅化物或硅锗化物层；以及 位于所述P-i-n 二极管下方的金属_绝缘体_金属即MIM反熔丝叠层，其包括第一金属层；在所述第一金属层上方形成的二氧化硅、氮氧化硅或氮化硅反熔丝层；以及 在所述反熔丝层上方形成的第二金属层；其中所述邻接P-i-n 二极管和所述MIM反熔丝叠层在第一导体和第二导体之间电串联。
74.根据权利要求73所述的器件，其中所述MIM反熔丝叠层包括在所述第一金属层上 方形成的硅层，并且其中所述反熔丝层是氧化所述硅层形成的二氧化硅。
75.根据权利要求73所述的器件，其中所述MIM反熔丝叠层包括在所述第一金属层上 方形成的硅层，并且其中所述反熔丝层是氮氧化物。
76.根据权利要求73所述的器件，其中所述MIM反熔丝叠层包括在所述第一金属层上 方形成的硅层，并且其中所述反熔丝层是氮化所述硅层形成的氮化硅。
77.根据权利要求73所述的器件，其中所述半导体材料包括硅、锗和硅锗合金中的至 少一种。
78.根据权利要求73所述的器件，其中所述硅化物、硅锗化物或锗化物层被设置在所 述邻接p-i-n 二极管的上方。
全文摘要
在本发明第一方面中，提供了形成非易失性存储器单元的方法。该方法包括(1)形成金属-绝缘体-金属(MIM)反熔丝叠层，该MIM反熔丝叠层包括(a)第一金属层；(b)在第一金属层上方形成的二氧化硅、氮氧化硅或氮化硅反熔丝层；(c)在该反熔丝层上方形成的第二金属层。该方法还包括(2)在MIM叠层上方形成邻接p-i-n二极管，该邻接p-i-n二极管包括淀积的半导体材料；(3)形成与淀积的半导体材料接触的硅化物、硅锗化物或锗化物层；以及(4)晶化与硅化物、硅锗化物或锗化物层接触的淀积的半导体材料。该存储器单元包括邻接p-i-n二极管和MIM叠层。本发明也提供了其它方面。
文档编号H01L27/115GK101878531SQ200880118435
公开日2010年11月3日 申请日期2008年9月26日 优先权日2007年9月28日
发明者S·B·赫纳, T·卡玛 申请人:桑迪士克3D公司