采用选择性制作的碳纳米管可逆电阻切换元件的存储单元及其形成方法

专利名称：采用选择性制作的碳纳米管可逆电阻切换元件的存储单元及其形成方法
技术领域：
本发明涉及非易失性存储器，更具体地，涉及采用选择性制作的碳纳米管(CNT) 可逆电阻切换元件的存储单元及其形成方法。
背景技术：
已知由可逆电阻切换元件形成的非易失性存储器。例如，描述了可重写的非易失 性存储单元的 U. S. Patent Application Serial No. 11/125，939，提交于 2005 年 05 月 09 日，名为"REWRITEABLE MEMORY CELL C0MPRISINGA DIODE AND A RESISTANCE-SWITCHING MATERIAL”(下文称作“，939申请”)，其全部内容通过引用结合到本说明书中，该可重写的 非易失性存储单元包括与诸如金属氧化物或金属氮化物的可逆电阻率切换材料串联耦接 的二极管。然而，从可重写电阻率切换材料制作存储装置是技术性挑战；采用电阻率切换材 料形成存储装置的改进方法是希望的。

发明内容
在本发明的第一方面，提供了一种制作存储单元的方法，其包括(1)在基底上制 作控制(steering)元件；(2)通过在基底上选择性制作碳纳米管(CNT)材料，来制作耦接 到控制元件的可逆电阻切换元件。在本发明的第二方面，提供了一种制作存储单元的方法，其包括(1)在基底上制作第一导体；(2)通过在第一导体上选择性制作碳纳米管(CNT)材料，在第一导体上制作可 逆电阻切换元件；(3)在第一导体上制作二极管；和(4)在二极管和可逆电阻切换元件上制
作第二导体。在本发明的第三方面，提供了一种制作存储单元的方法，其包括(1)在基底上制 作第一导体；(2)在第一导体上制作垂直多晶二极管；(3)通过在垂直多晶二极管上选择性 制作碳纳米管(CNT)材料，来在垂直多晶二极管上制作可逆电阻切换元件；和(4)在可逆电 阻切换元件上制作第二导体。在本发明的第四方面，提供了一种制作存储单元的方法，其包括(1)制作具有源 极区和漏极区的薄膜晶体管；(2)制作耦接到晶体管的源极区或漏极区的第一导体；(3)通 过在第一导体上选择性制作碳纳米管(CNT)材料，来制作耦接到第一导体的可逆电阻切换 元件；和(4)在可逆电阻切换元件上制作第二导体。在本发明的第五方面，提供了一种存储单元，其包括(1)控制元件；和(2)耦接到 控制元件且包括选择性制作的碳纳米管(CNT)材料的可逆电阻切换元件。在本发明的第六方面，提供了一种存储单元，其包括(1)第一导体；(2)在第一导 体上形成的第二导体；(3)在第一和第二导体之间形成的二极管；和(4)包括在第一和第二 导体之间选择性制作的碳纳米管(CNT)材料的可逆电阻切换元件。在本发明的第七方面，提供了一种存储单元，其包括(1)具有源极区和漏极区的 薄膜晶体管；(2)耦接到源极区或漏极区的第一导体；(3)包括在第一导体上选择性制作的 碳纳米管(CNT)材料的可逆电阻切换元件；和(4)在可逆电阻切换元件上形成的第二导体。在本发明的第八方面，提供了多个非易失性存储单元，其包括(1)在第一方向延 伸的第一多个基本上平行且基本上共面的导体；(2)多个二极管；(3)多个可逆电阻切换 元件；和(4)在不同于第一方向的第二方向延伸的第二多个基本上平行且基本上共面的导 体。在每个存储单元中，二极管之一和可逆电阻切换元件之一串行排列，布置在第一导体之 一和第二导体之一之间。每个可逆电阻切换元件包括选择性制作的碳纳米管(CNT)材料。在本发明的第九方面，提供了整体(monolithic)三维存储阵列，其包括在基底上 形成的第一存储级(level)。第一存储级包括多个存储单元，第一存储级的每个存储单元包 括(1)控制元件；和(2)耦接到控制元件且包括选择性制作的碳纳米管(CNT)材料的可逆 电阻切换元件。至少第二存储级整体形成在第一存储级上。根据本发明的这些和其它实施 例，提供了多种其它的方面。通过下述的详细说明、所附权利要求和附图，本发明的其它特征和方面将更加明
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图1为根据本发明而提供的示例性存储单元的示意图。图2A为根据本发明而提供的存储单元的第一实施例的简化的立体图。图2B为由多个图2A的存储单元形成的第一存储级的一部分的简化立体图。图2C为根据本发明而提供的第一示例性三维存储阵列的一部分的简化立体图。图2D为根据本发明而提供的第二示例性三维存储阵列的一部分的简化立体图。图3A为图2A的存储单元的第一示例性实施例的剖面图。
图3B为图2A的存储单元的第二示例性实施例的剖面图。图3C为图2A的存储单元的第三示例性实施例的剖面图。图4A-D图示了根据本发明的在单个存储级制作期间的基底的一部分的剖面图。图5为根据本发明而提供的第一替代存储单元的剖面图。
具体实施例方式一些碳纳米管(CNT)材料已经证明示出可逆电阻率切换特性，该特性可以适合用 于非易失性存储器。然而，沉积的或生长的CNT材料通常具有粗糙的表面拓扑，具有显著的 厚度差异，诸如许多峰和谷。这些厚度差异使得CNT材料在无过度蚀刻下层基底的情况下 则难于蚀刻，由此提高了与其在集成电路中的使用有关的制作成本和复杂性。根据本发明，难于蚀刻的CNT可重写电阻率切换材料可以使用在存储单元中而不 需要蚀刻。例如，在至少一个实施例中，提供了存储单元，其包括CNT可逆电阻率切换材料， 该CNT可逆电阻率切换材料通过下列步骤形成(1)沉积CNT引晶(seeding)层；(2)布图 并蚀刻CNT引晶层；(3)选择性地在布图并蚀刻的CNT引晶层上制作CNT材料。CNT引晶层 可以是便于CNT形成的层，诸如表面粗糙化和/或导电的层。CNT引晶层上的CNT材料的可 选择性形成能够减少或最小化蚀刻CNT材料的需求。示例性的CNT引晶层包括氮化钛、氮化钽、镍、钴、铁等。在一些实施例中，氮化钛 层或氮化钽层可以表面粗糙化以用作CNT引晶层。这样的表面粗糙化的氮化钛或氮化钽 自身可以用作CNT引晶层。在其它实施例中，表面粗糙化的氮化钛或氮化钽层可以涂覆附 加的导电层以便于CNT材料形成。这样的导电层可以是用氮化钛层或氮化钽层布图并蚀刻 的，或者在氮化钛层或氮化钽层布图并蚀刻后选择性沉积在氮化钛层或氮化钽层上。示例 性导电层包括镍、钴、铁等。如在此所用，CNT材料指包括一个或多个单壁和/或多壁CNT的材料。在一些实 施例中，各个CNT材料管可以垂直对齐。垂直对齐的CNT允许几乎没有或没有横向传导的 垂直电流流过。在一些实施例中，各个CNT材料管可以制作为基本上垂直对齐，以减少或避 免相邻存储单元之间的横向或桥接传导路径的形成。该垂直对齐减少并/或避免存储单元 的状态被相邻存储单元的状态和/或编程影响或“干扰”。需要注意的是，各个管的绝缘可 以或可以不遍及CNT材料的整个厚度。例如，在初始生长阶段，各个管的一些或大部分可以 垂直对齐或分离。然而，随着各个管在垂直长度上增大，部分管可能相互接触，甚至变得缠 上或缠绕。用于形成CNT材料的示例性技术描述如下。示例性发明的存储单元图1为根据本发明而提供的示例性存储单元100的示意图。存储单元100包括耦 接到控制元件104的可逆电阻切换元件102。可逆电阻切换元件102包括可逆电阻率切换材料(未单独示出)，该可逆电阻率切 换材料具有可以在两个或多个状态之间可逆切换的电阻率。例如，元件102的可逆电阻率 切换材料可以在制作时为初始的低阻态。当施加第一电压和/或电流时，该材料可切换为 高阻态。第二电压和/或电流的施加将可逆电阻率切换材料返回低阻态。或者，可逆电阻 切换元件102可以在制作时为初始的高阻态，当施加适当的电压和/或电流时，可逆地切换 为低阻态。当使用在存储单元中时，一个阻态可以表示二进制“0”而另一个阻态可以表示二进制“ 1 ”，尽管多于两个数据/阻态可以使用。描述许多可逆电阻率切换材料和采用可逆 电阻切换元件的存储单元的操作，例如先前并入的’ 939申请。在本发明的至少一个实施例中，使用选择性沉积或生长的CNT材料来形成可逆电 阻切换元件102。如下面进一步所述，选择性形成的CNT材料的使用消除了蚀刻CNT材料的 需求。因此可逆电阻切换元件102的制作得以简化。控制元件104可以包括薄膜晶体管、二极管、或通过选择性地限制可逆电阻切换 元件102的电压和/或流经可逆电阻切换元件102的电流而展示出非欧姆传导的其它合适 的控制元件。以此方式，存储单元100可以用作二维或三维存储阵列的一部分，数据可以写 入存储单元100或从存储单元100读出而不影响阵列中其它存储单元的状态。参考图2A-图5，存储单元100、可逆电阻切换元件102和控制元件104的示例性 实施例描述如下。存储单元的第一示例性实施例图2A为根据本发明而提供的存储单元200的第一实施例的简化的立体图。参考 图2A，存储单元200包括与在第一导体206和第二导体208之间的二极管204串联耦接的 可逆电阻切换元件202。在一些实施例中，阻挡层210、导电层212和/或CNT引晶层可以 形成在可逆电阻切换元件202和二极管204之间。例如，阻挡层210可以包括氮化钛、氮化 钽、氮化钨等，导电层212可以包括钨或另一合适的金属层。在一些实施例中，CNT引晶层214可以是促进CNT材料形成的导电层，诸如氮化 钛、氮化钽、镍、钴、铁等。在一个具体的实施例中，CNT引晶层214可以是通过化学机械抛 光(CMP)或其它合适的工艺而表面粗糙化的氮化钛或氮化钽。在其它实施例中，表面粗糙 化或光滑的氮化钛、氮化钽或类似的层可以涂覆以促进CNT材料形成的镍、钴、铁等的金属 催化剂层。在其它实施例中，CNT引晶层214可以简单地为促进CNT形成的诸如镍、钴、铁 等的金属催化剂层。如下面进一步所述，阻挡层210、导电层212和/或CNT引晶层214在二极管204 的形成期间可以用作硬掩膜。金属硬掩膜的应用描述于例如U. S. Patent Application Serial No. 11/444, 936,提交于 2006 年 5 月 13 日，名为 “CONDUCTIVE HARD MASK TO PROTECT PATTERNED FEATURESDURING TRENCH ETCH”(下文称作“，936 申请”)，其全部内 容通过引用结合到本文中。附加的阻挡层216，诸如氮化钛、氮化钽、氮化钨等，也可以在二 极管204和第一导体206之间形成。布图具有导电层212、阻挡层210、二极管204和/或阻挡层216的CNT引晶层简 化了存储单元200的制作，因为对于CNT引晶层214不要求附加的布图和蚀刻步骤。此外， CNT材料将选择性地(例如，仅仅)形成在布图并蚀刻的CNT引晶层214上，使得CNT材料 的蚀刻不再需要。该选择性形成的CNT材料用作可逆电阻切换元件202。在一些实施例中，形成可逆电阻切换元件202的CNT材料的仅仅一部分，诸如一个 或多个细丝，可以切换并且/或者是可切换的。二极管204可以包括任何合适的二极管，诸如垂直的多晶p-n或p-i-η型二极管， 不论向上指(upward pointing)的η区在ρ区上的二极管还是向下指(downward pointing) 的P区在η区上的二极管。二极管204的示例性实施例参考图3A-C描述如下。第一和/或第二导体206、208可以包括任何适合的导电材料，例如钨、任何合适的金属、重掺杂的半导体材料、导电的硅化物、导电的锗化硅、导电的锗化物等。在图2A的实 施例中，第一和第二导体206、208为轨道形状，在不同的方向上延伸(例如基本上相互垂 直)。也可以采用其它导体形状和/或结构。在一些实施例中，阻挡层、粘附层、抗反射涂层 (antireflectioncoating)和/或等(未示出)可以用于第一和/或第二导体206以提高 装置性能和/或帮助装置制作。图2B为由多个图2A的存储单元200形成的第一存储级218的一部分的简化的立 体图。出于简化，可逆电阻切换元件202、CNT引晶层214、二极管204、阻挡层210和216、和 导电层212未单独示出。存储阵列218为包括耦接多个存储单元多个位线(第二导体208) 和字线(第一导体206)的“交叉点”阵列。可以使用其它的存储阵列的配置，如多级存储 器可以。例如，图2C为整体三维阵列220的一部分的简化的立体图，其包括位于第二存储 级224下面的第一存储级222。在图2C的实施例中，每个存储级222、224包括交叉点阵列 中的多个存储单元200。应该理解，附加的层(例如中间级电介质)可以存在于第一存储级 和第二存储级222、224之间，但是出于简化未在图2C中示出。可以使用其它存储阵列的配 置，如存储器的附加级可以。在图2C的实施例中，所有的二极管可以“指向”相同的方向， 诸如取决于是否采用在二极管的底部或顶部具有P掺杂区的p-i-n 二极管的向上或向下， 简化了二极管制作。在一些实施例中，存储级可以如例如在下述文献中所述那样形成，U. S. Patent No. 6，952，030，“High-density three-dimensional memory cell”，出于全部目的，其全部 内容通过引用在此并入。例如，第一存储级的上面的导体可以用作如图2D所示位于第一存 储级上方的第二存储级的下面的导体。在这样的实施例中，相邻存储级上的二极管优选指 向相反的方向，如在以下文献中所述，U. S. Patent Application Serial No. 11/692，151， 提交于 2007 年 3 月 27 日，名为 “LARGE ARRAY OF UPWARD POINTING P-I-N DIODES HAVINGLARGE AND UNIFORM CURRENT”(下文称作“，151申请”)，出于全部目的，其全部内 容通过引用在此并入。例如，第一存储级222的二极管可以是如箭头A1所示的向上指的二 极管(例如，P区在二极管的底部)，而第二存储级224的二极管可以是如箭头A2所示的向 下指的二极管(例如η区在二极管的底部)，反之亦然。整体三维存储阵列中多个存储级形成在诸如晶片的单个基底上而没有插入基底。 形成一个存储级的层直接沉积或生长在已有的一个或多个层的层上。与之相比，堆叠的 存储器已经通过在单独的基底上形成存储级并在顶上相互粘附存储级而构成，如Leedy， U. S. Patent No. 5, 915, 167, "Threedimensional structure memory”。―帛胃以 (bonding)前稀化或从存储级去除，但是随着存储级初始形成在单独的基底上，这样的存储 器不是真正的整体三维存储阵列。图3A为图2A的存储单元200的第一示例性实施例的剖面图。参考图3A，存储单 元200包括可逆电阻切换元件202、二极管204、和第一和第二导体206、208。如所述，二极管204可以是垂直p-n或p-i-η 二极管，其可以指向上或向下。在图 2D的实施例中，相邻存储级共享导体，相邻存储级优选地具有指向相反方向的二极管，诸如 对于第一存储级的向下指的P-i-n型二极管和对于相邻的第二存储级的向上指的p-i-n型 二极管(反之亦然)。在一些实施例中，二极管204可以由诸如多晶硅、多晶硅锗合金、多晶锗(polygermanium)或其它适合的材料的多晶半导体材料形成。例如，二极管204可以包括 重掺杂η+的多晶硅区302、η+多晶硅区302之上的轻掺杂或本征(非意图掺杂的)多晶 硅区304、和在本征(intrinsic)区304之上的重掺杂ρ+多晶硅区306。在一些实施例 中，薄的锗和/或硅锗合金层(未示出)可以形成在η+多晶硅区302上，以防止并/或减 少从η+多晶硅区302到本征区304中的掺杂物迁移。这样的层的使用例如描述在以下 文献中，U. S. Patent Application Serial No. 11/298，331，提交于 2005 年 12 月 9 日，名 为“DEPOSITED SEMICONDUCTOR STRUCTURE TO MINIMIZE N-TYPED0PANT DIFFUSION AND METHOD OF MAKING”(下文称为“，331申请”)，出于全部目的，其全部内容通过引用在此并 入。在一些实施例中，可以采用几百埃(angstrom)或更少的具有大约10at% (原子百分 数)或更多锗的硅锗合金。应该理解，η+区和ρ+区的位置可以对调。例如氮化钛、氮化钽、氮化钨等的阻挡 层308可以形成在第一导体206和η+区302之间(例如防止和/或减少金属原子迁移到 多晶硅区)。当二极管204由沉积的硅(例如无定形的或多晶硅)制作时，在制作时硅化物层 310可以形成在二极管204上以将沉积的硅置于低阻态。这样的低阻态允许存储单元200 更容易地编程，因为不需要高电压来把沉积的硅切换到低阻态。例如，诸如钽或钴的硅化物 形成金属层312可以沉积在ρ+多晶硅区306。在用来对形成二极管204的沉积的硅晶体化 的接下来的退火步骤(描述如下)期间，硅化物形成金属层312和二极管204的沉积的硅 相互作用，以形成硅化物层310，消耗了硅化物形成金属层312的全部或一部分。如 U. S. Patent No. 7, 176, 064, "Memory Cell Comprising a SemiconductorJunction Diode Crystallized Adjacent to a Silicide，，所述，其全部内 容通过引用并入于此，诸如钛和/或钴的硅化物形成材料在退火期间与沉积的硅反应，以 便形成硅化物层。钛化硅和硅化钴的晶格间距与硅的晶格间距接近，表现出当沉积的硅晶 体化时，这样的硅化物层可以用作相邻沉积的硅的“结晶化模板”或“籽晶”。(例如，硅化 物层310在退火期间加强了硅二极管204的晶态结构)。因此提供了低电阻率的硅。类似 的结果可以关于硅锗合金和/或锗二极管而实现。在图3A的实施例中，可逆电阻切换元件202由选择性的制作工艺形成，在该工艺 中，CNT材料形成在布图并蚀刻的CNT引晶层314上。在一些实施例中，CNT引晶层314可 以是粗糙的金属氮化物的单个层，诸如表面粗糙化的氮化钛或氮化钽，诸如镍、钴、铁等的 金属催化物的单个层，或由覆盖有金属催化物的光滑或表面粗糙化的金属氮化物形成的多 层结构。示例性CNT引晶层材料包括氮化钛或氮化钽和/或镍、钴、铁或其它适合的金属和 /或催化剂。在一些实施例中，CNT引晶层314和可逆电阻切换元件202可以形成在导电的硅 化物形成金属层312上。在这样的实施例中，CNT引晶层314和硅化物形成金属层312可 以在二极管204的形成期间布图并蚀刻，参考图4A-4D描述如下。在其它实施例中，金属硬 掩膜可以先于CNT引晶层314和电阻率切换元件202的形成，而形成在硅化物形成金属层 312上。例如，阻挡层316和/或导电层318可以形成在硅化物形成金属层312上。于是 CNT引晶层314可以形成在导电层318上。阻挡层316可以包括氮化钛、氮化钽、氮化钨等， 导电层318可以包括钨或另一合适的金属层。
如下面进一步所述，阻挡层316和/或导电层318、以及CNT引晶层314，在二极管 204的形成期间可以用作硬掩膜，而且可以减轻可能发生在顶部导体208的形成期间的任 何过度蚀刻(如先前并入的’ 936申请所述)。例如，CNT引晶层314、阻挡层316和导电层 318可以布图并蚀刻，然后在二极管204的蚀刻期间用作掩膜。CNT引晶层314、导电层318、 阻挡层316、硅化物形成金属层312、二极管204 (ρ+多晶硅层306、本征层304、n+多晶硅层 302)和阻挡层308的蚀刻产生了柱状结构320。介电材料322沉积在柱状结构320的顶部 和周围，从而将柱状结构320与制作在包括存储单元200的存储级上的其它存储单元的其 它类似的柱状结构(未示出)隔离开。然后执行CMP或电介质的深蚀刻(etchback)步骤， 以平坦化介电材料322，而且从CNT引晶层314的顶部移除介电材料。这样的CMP或电介质深蚀刻步骤也可以使CNT引晶层314的表面粗糙化。例如， 在一些实施例中，CNT引晶层314可以包括氮化钛，该氮化钛通过刚刚描述的CMP或电介质 深蚀刻步骤并且/或者通过额外的粗糙化步骤而被粗糙化。这样的粗糙化的氮化钛表面可 以应用为CNT制作的引晶表面。例如，粗糙化的氮化钛已经表现出便于垂直对齐的CNT的 形成，如Smith等人所著“Polishing TiN for NAnotube Synthesis",Proceedings of the 16thAnnual Meeting of the American Society for Precision Engineering,Nov. 10—15, 2001。(也可参考 Rao 等人所著“In situ-grown carbon nanotube array withexcellent field emission characteristics", Appl. Phys. Lett. , Vol.76, No. 25,19June 200, pp.3813-3815.)。作为例子，CNT引晶层314可以是大约1000到大约5000埃的金属氮化物，诸如氮 化钛或氮化钽，具有大约850到大约4000埃，更优选为大约4000埃的算数平均表面粗糙度 Ra。在一些实施例中，大约1到大约200埃，更优选为大约20埃或更少的金属催化剂层，例 如镍、钴、铁等可以先于CNT的形成而沉积到表面粗糙化的金属氮化物层。在其它的实施例 中，CNT引晶层314可以包括大约20到大约500埃的非粗糙化的或光滑的钛、钽或类似的 金属氮化物，其上涂覆有大约1到大约200埃，更优选为大约20埃或更少的金属催化剂层， 诸如镍、钴、铁等。在其它实施例中的镍、钴、铁或其它金属催化剂层可以是连续的或者非连 续的膜。其它的材料、厚度、表面粗糙度也可以使用。在平坦化介电材料322之后，执行CNT制作过程以选择性地在CNT引晶层314上 生长和/或沉积CNT材料324。该CNT材料324用作可逆电阻切换元件202。任何适合的 方法可以使用以在CNT引晶层314上形成CNT材料。例如，化学蒸镀(CVD)、等离子加强型 CVD、激光汽化、电弧放电等可以采用。在一个示例性实施例中，CNT可以以大约675到700°C的温度，在二甲苯、氩和氢和 /或二茂铁中，以大约30分钟lOOsccm的流速，通过化学蒸镀(CVD)形成在TiN引晶层上。 其它的温度、气体、流速和/或生长时间也可以使用。在另一个示例性实施例中，CNT可以以大约650°C的温度，在大约20% C2H4,80% 氩，在大约5. 5托(Torr)压力下大约20分钟，通过CVD形成在镍催化剂层上。其它的温度、 气体、比率、压力、和/或生长时间也可以使用。在另外一个实施例中，使用等离子加强型CVD，以大约600到900°C的温度，在由大 约80%的氩、氢和/或氨稀释的大约20%的甲烷、乙烯、乙炔、或其它碳氢化合物中使用大 约100-200瓦(Watt)的射频功率大约8-30分钟，CNT可以形成在诸如镍、钴、铁等的金属催化剂层上。其它的温度、气体、比率、功率和/或生长时间也可以使用。如所述，CNT材料324仅形成在柱状结构320 (和制作在包括存储单元200的存储 级上的其它存储单元的其它类似的柱状结构(未示出))的CNT引晶层314上。在一些实 施例中，CNT材料324可以具有大约1纳米到大约1微米的(甚至几十微米)的厚度，厚度 更优选地大约为10到大约20纳米，尽管其它CNT材料的厚度可以使用。在CNT材料324 中的单独的管的密度例如可以是大约6. 6 X IO3到大约1 X IO6CNT/平方微米，密度更优选地 至少大约6. 6 X IO4CNT/平方微米，尽管其它的密度可以使用。例如，假定柱状结构320具有 大约45纳米的宽度，在一些实施例中，在CNT材料324中，优选地具有至少大约10个CNT， 更优选地具有至少大约100个CNT (尽管更少的CNT，例如1、2、3、4、5等，或者更多的CNT， 诸如多于100个，也可以使用)。为了提高CNT材料324的可逆电阻率切换特性，在一些实施例中，优选地，CNT材 料324的碳纳米管的至少大约50%，更优选为至少大约2/3为半导体。多壁CNT通常为金 属，而单壁CNT为金属或半导体，在一个或多个实施例中，对于CNT材料324，优选主要地包 括半导体的单壁CNT。在其它实施例中，CNT材料324的CNT的少于50%可以是半导体的。垂直对齐的CNT允许几乎没有或没有横向传导的垂直电流流过。为了避免相邻柱 状结构320之间的横向或桥接传导路径的形成，在一些实施例中，CNT材料324的单独的管 可以制作为基本上垂直对齐(例如，因此减少和/或避免存储单元的状态被相邻的存储单 元的状态和/或编程影响或“干扰”)。需要注意的是，该垂直对齐可以或可以不在CNT材 料324的整个厚度上延伸。例如，在初始生长阶段期间，单独的管中的一些或大部分可以垂 直对齐(例如，不接触)。然而，随着单独的管在垂直长度上增大，部分管可能相互接触，甚 至变得缠上和缠绕。在一些实施例中，缺陷可能有意在CNT材料324中产生以提高或调节CNT材料324 的可逆电阻率切换特性。例如，在CNT材料324已经形成在CNT引晶层314上后，氩、O2或 其它种类可以注入到CNT材料324中以在CNT材料324中产生缺陷。在第二个例子中，CNT 材料324可以经受或暴露于氩或O2等离子(偏压的或者化学的)，以便有意在CNT材料324 中产生缺陷。在CNT材料324/可逆电阻切换元件202形成之后，介电材料326沉积在CNT材料 324的顶部和周围，使得将CNT材料324与制作在包括存储单元200的存储级上的其它存储 单元的其它类似CNT材料区(未示出)隔离开。然后执行CMP或电介质深蚀刻步骤以便平 坦化介电材料326，并从CNT材料324的顶部移除介电材料。在平坦化介电材料326之后，顶部导体208形成。在一些实施例中，一个或多个阻 挡层和/或粘附层328可以先于导电层330的沉积而形成在CNT材料324/可逆电阻切换 元件202上。导电层330和阻挡层328可以一起布图并/或蚀刻，以形成顶部导体208。在 一些实施例中，顶部导体208可以使用镶嵌工艺(damascene process)形成，参考图4A_4D 描述如下。在形成顶部导体208之后，存储单元200可以退火以晶体化二极管204的沉积的 半导体材料(和/或以形成硅化物层310)。在至少一个实施例中，退火可以在氮中进行大 约10秒到大约2分钟，在大约600到800°C温度，更优选地大约在650到750°C之间。也可 以使用其它退火时间、温度和/或环境。如所述，硅化物层310可以在退火期间用作“结晶
15化模板”或“籽晶”，成为形成二极管204的沉积的半导体材料的基础。由此获得了低电阻 率的二极管材料。在一些实施例中，CNT引晶层314可以包括一个或多个附加层。例如，图3B为图 2A的存储单元200的第二示例性实施例的剖面图，在图2A中CNT引晶层314包括附加的金 属催化剂层332。金属催化剂层332可以选择性地沉积在CMP或者深蚀刻暴露的CNT引晶 层314上。例如，在一些实施例中，镍、钴、铁等，金属催化剂层332可以通过无电镀沉积、电 镀等选择性地形成在表面粗糙化的氮化钛或氮化钽CNT引晶层314上。于是CNT材料324 可以形成在金属催化剂覆盖的CNT引晶层314上。在一些实施例中，金属催化剂层332的 应用可以消除在CNT形成期间对催化剂前体(catalystprecursor)的需求。示例性金属催 化剂层厚度范围大约1到200埃，然而其它厚度也可以使用。这样的实施例可以在有或没 有金属硬掩膜层316和318的情况下使用。镍、钴、铁或类似的金属催化剂层也可以通过无 电镀沉积、电镀等来形成在非表面粗糙化或光滑的氮化钛、氮化钽或类似层上。在另一个实施例中，仅金属催化剂层332可以用于CNT引晶。例如，图3C为图2A 的存储单元200的第三示例性实施例的剖面图。图3C的存储单元200与图3B的存储单元 200相似，但不包括表面粗糙化的CNT弓丨晶层314。在所示实施例中，没有CNT弓丨晶层314在 形成柱状结构320之前沉积在导电层318上。在形成柱状结构320之后，介电材料322沉 积在柱状结构320的顶部和周围，平坦化以暴露导电层318的顶部。于是诸如镍、钴、铁等 的金属催化剂层332选择性地沉积在暴露的导电层318上，CNT材料324可以形成在金属 催化剂层332上。通常，这样的实施例可以在有或没有金属硬掩膜层316和318的情况下 使用。存储单元的示例性制作工艺图4A-D图示了根据本发明的在制作第一存储级期间的基底400的一部分的剖面 图。如下所述，第一存储级包括多个存储单元，每个存储单元包括通过选择性地在基底上制 作碳纳米管(CNT)材料而形成的可逆电阻切换元件。另外的存储级可以在第一存储级上制 作(如先前参考图2C-2D所述)。参考图4A，基底400示出已经经过了几个处理步骤。基底400可以是任何适合的 基底，诸如硅、锗、硅锗、不掺杂的、掺杂的、散装的(bulk)、绝缘硅(SOI)或其它具有或不具 有额外电路的基底。例如，基底400可以包括一个或多个η阱或ρ阱区(未示出)。绝缘层402形成在基底400上。在一些实施例中，绝缘层402可以是二氧化硅、氮 化硅、氧氮化硅的层或其它任何合适的绝缘层。在形成绝缘层402之后，粘附层404形成在绝缘层402之上(例如，通过物理蒸镀 或另外的方法)。例如，粘附层404可以是大约20-大约500埃，优选地大约100埃的氮化 钛或诸如氮化钽、氮化钨、一个或多个粘附层的组合等的其它适合的粘附层。也可以应用其 它粘附层材料和/或厚度。在一些实施例中粘附层404是可选的。在形成粘附层404之后，导电层406沉积在粘附层404上。导电层406可以包括 通过任何适合的方法(例如化学蒸镀(CVD)、物理蒸镀(PVD)等)沉积的任何合适的导电材 料，诸如钨或其它合适的金属、重掺杂的半导体材料、导电的硅化物、导电的硅化物锗化物、 导电的锗化物等。在至少一个实施例中，导电层406可以包括大约200到大约2500埃的钨。 也可以应用其它的导电层材料和/或厚度。
在形成导电层406之后，粘附层404和导电层406布图并蚀刻。例如粘附层404 和导电层406可以使用传统的光刻技术，利用软的或硬的掩膜，湿的或干的蚀刻处理而布 图并蚀刻。在至少一个实施例中，粘附层404和导电层406布图及蚀刻，从而形成基本上平 行、基本上共面(co-planar)的导体408 (如图4A所示)。尽管可以使用其它导体宽度和/ 或间距，导体408的示例性宽度和/或导体408之间的示例性间距范围为大约200到大约 2500 埃。在导体408已经形成之后，介电层410形成在基底400之上从而填充导体408之 间的空间。例如，大约3000-7000埃的二氧化硅可以通过使用化学机械抛光或深蚀刻工艺 而沉积在基底400上并平坦化，以形成平坦的表面412。平坦的表面412包括与介电材料 (未示出)隔离开的导体408的暴露的顶部表面。也可以使用诸如氮化硅、氧氮化硅、低K 电介质等的其它介电材料和/或其它介电层厚度。示例性的低K电介质包括掺杂碳的氧化 物、硅碳层等。在本发明的其它实施例中，导体408可以使用其中形成介电层410的镶嵌工艺形 成，布图并蚀刻从而产生用于导体408的空隙或空间。于是空隙或空间利用粘附层404和 导电层406(和/或按照需要的导电的籽晶、导电的填充物和/或阻挡层)填充。然后，粘 附层404和导电层406可以平坦化以形成平坦的表面412。在这样的实施例中，粘附层404 将划出每个空隙或空间的底线和边界。平坦化之后，每个存储单元的二极管结构形成。参考图4B，阻挡层414形成在基底 400的平坦化的顶部表面412上。阻挡层414可以是大约20到大约500埃，优选大约100 埃的氮化钛、或诸如氮化钽、氮化钨的其它合适的阻挡层、一个或多个阻挡层的组合、与诸 如氮化钛/氮化钽、钽/氮化钽、钨/氮化钨堆叠的其它层结合的阻挡层等等。也可以应用 其它阻挡层材料和/或厚度。在阻挡层414沉积之后，用于形成每个存储单元的二极管的半导体材料的沉积开 始(例如图2A-图3中的二极管204)。每个二极管可以是先前描述的垂直的p-n或p-i-n 二极管。在一些实施例中，每个二极管由多晶半导体材料形成，例如多晶硅、多晶硅锗合金、 多晶锗或任何其它合适的材料。出于方便，此处描述多晶硅、向下指的二极管的形成。应该 理解，可以使用其它的材料和/或二极管结构。参考图4B，在形成阻挡层414之后，重掺杂η+硅层416沉积在阻挡层414上。在 一些实施例中，η+硅层416当沉积时为无定形状态。在其它实施例中，η+硅层416当沉积 时为多晶状态。CVD或其它合适的工艺可以应用以便沉积η+硅层416。在至少一个实施例 中，η+硅层416可以由例如大约100到大约1000埃，优选地大约100埃的具有大约IO21CnT3 的掺杂浓度的掺杂有磷或砷的硅形成。也可以应用其它层厚度、掺杂类型和/或掺杂浓度。 η+硅层416可以例如在沉积期间通过使施主气体流经来在原处掺杂。也可以使用其它掺杂 方法(例如注入)。在η+硅层416沉积之后，轻掺杂、本征的和/或无意地掺杂的硅层418形成在η+ 硅层416上。在一些实施例中，在沉积时本征硅层418处于无定形状态。在其它实施例中， 本征硅层418在沉积时为多晶状态。CVD或其它合适的沉积方法可以采用以便沉积本征硅 层418。在至少一个实施例中，本征硅层418在厚度上可以为大约500到大约4800埃，优选 地大约2500埃。也可以采用其它本征层厚度。
薄的(例如几百埃或更少)的锗和/或硅锗合金层(未示出)可以在本征硅层 418沉积前形成在η+硅层416上以避免和/或减少从η+硅层416到本征硅层418中的掺 杂物迁移(如先前引用的’ 331申请中所述)。重掺杂、ρ型硅通过离子注入沉积并掺杂，或在沉积期间在原处掺杂，从而形成P+ 硅层420。例如，空白ρ+注入可以应用以便在本征硅层418中注入硼到预定深度。示例性 可注入的分子离子包括BF2、BF3、B等。在一些实施例中，可以采用大约1-5X IO15离子/cm2 的注入剂量。也可以使用其它注入种类和/或剂量。此外，一些实施例中，也可以采用扩散 工艺。尽管也可以采用其它P+硅层尺寸，然而在至少一个实施例中，得到的P+硅层420具 有大约100-700埃的厚度。在形成ρ+硅层420之后，硅化物形成金属层422沉积在ρ+硅层420上。示例性 硅化物形成金属包括溅射或其它方式沉积的钛或钴。在一些实施例中，硅化物形成金属层 422具有大约10到大约200埃的厚度，优选地大约20到大约50埃，更优选地大约20埃。 也可以使用其它硅化物形成金属层材料和/或厚度。阻挡层424沉积在硅化物形成金属层422上。阻挡层424可以是大约20-大约500 埃，优选地大约100埃的氮化钛或诸如氮化钽、氮化钨的其它适合的阻挡层、一个或多个阻 挡层的组合、与诸如钛/氮化钛、钽/氮化钽、或钨/氮化钨堆叠的其它层结合的阻挡层等。 也可以应用其它阻挡层材料和/或厚度。在阻挡层424形成之后，导电层426形成在阻挡层424之上。导电层426可以为 大约50到大约1000埃，优选地大约500埃的例如钨或其它合适金属的导电材料。在导电层426形成之后，CNT引晶层427形成在导电层426之上。在一些实施例 中，CNT引晶层427可以为大约1000到大约5000埃的氮化钛或氮化钽，尽管也可以使用其
它厚度。于是阻挡层414、硅区416、418和420、硅化物形成金属层422、阻挡层424、导电层 426和CNT引晶层427布图并蚀刻到柱状物428。例如，最初，CNT引晶层427、导电层426 和阻挡层424被蚀刻。蚀刻继续，蚀刻硅化物形成金属层422、硅区420、418和416和阻挡 层414。CNT引晶层427、导电层426和阻挡层414用作硅蚀刻期间的硬掩膜。硬掩膜为蚀 刻的层，其用来为基础层的蚀刻布图；如果CNT引晶层427上存在的所有的光致抗蚀剂已经 消耗，则硬掩膜能够取代之来提供图形。这样，柱状物428在单个光刻步骤中形成。可以采 用传统的光刻技术和湿的或干的蚀刻处理以形成柱状物428。每个柱状物428包括p-i-n、 向下指的二极管430。向上指的p-i-n 二极管也可以类似形成。在柱状物428已经形成后，介电层432沉积在柱状物428之上，以填充柱状物之间 的空间。例如，大约200-7000埃的二氧化硅可以通过使用化学机械抛光或深蚀刻工艺来沉 积并平坦化，以便形成平坦的表面434。平坦的表面434包括与介电材料432 (未示出)隔 离开的柱状物428的暴露的顶部表面。也可以使用诸如氮化硅、氧氮化硅、低K电介质等的 其它介电材料和/或其它介电层厚度。示例性的低K电介质包括掺杂碳的氧化物、硅碳层寸。在平坦表面434形成之后，CNT材料436 (图4C)选择性地形成在每个柱状物 428的CNT引晶层427上。如果CNT引晶层427为氮化钛、氮化钽或类似材料，则CNT引 晶层427的表面可以粗糙化以允许CNT直接形成在CNT引晶层427上。(例如参考Smith
18等人的"Polishing TiN for NanotubeSynthesis", Proceedings ofthe 16th Annual Meeting of the American Society forPrecision Engineering, Nov. 10-15,2001 禾口 Rao 等人的“In situ-grown carbonnanotube array with excellent field emission characteristics", App 1. Phys. Lett.，Vol. 76，No. 25，19June 200，pp. 3813-3815)。在一 个或多个实施例中，CNT引晶层427可以粗糙化以具有至少大约850到4000埃，更优选地 至少大约4000埃的算数平均表面粗糙度Ra。也可以使用其它表面粗糙度。在一些实施例中，例如镍、钴、铁等的附加的金属催化剂/引晶层(未示出)可以 在CNT材料436形成前选择性地沉积在表面粗糙化的CNT引晶层427上，以在CNT形成期 间提供金属催化剂的有益之处(参考图3B如先前所述)。在其它实施例中，金属催化剂层 可以在无基础的、表面粗糙化的引晶层的情况下使用(如先前参考图3C所述)。在另一情况下，执行CNT制作过程以选择性地在每个柱状物428上生长和/或沉 积CNT材料436。该CNT材料436用作可逆电阻切换元件202。任何合适的方法可以用于 在每个柱状物428上形成CNT材料436。例如，化学蒸镀(CVD)、等离子加强型CVD、激光汽 化、电弧放电等可以采用。在一个示例性实施例中，CNT可以以大约675到700°C的温度，在二甲苯、氩和氢和 /或二茂铁中，以大约30分钟大约lOOsccm的流速，通过化学蒸镀(CVD)形成在TiN引晶层 上。其它的温度、气体、流速和/或生长时间也可以使用。在另一示例性实施例中，CNT可以以大约650°C的温度，在大约20% C2H4、80%氩， 在大约5. 5托压力下大约20分钟，通过CVD形成在镍催化剂层上。其它的温度、气体、比率、 压力和/或生长时间也可以使用。在另外一个实施例中，以大约600到900°C的温度，在由大约80%的氩、氢和/或 氨稀释的大约20%的甲烷、乙烯、乙炔、或其它碳氢化合物中，使用大约100-200瓦的射频 功率大约8-30分钟，使用等离子加强型CVD，CNT可以形成在诸如镍、钴、铁等的金属催化剂 层上。其它的温度、气体、比率、功率和/或生长时间也可以使用。如所述，CNT材料436仅形成在每个柱状物428的CNT引晶层427上。在一些实 施例中，CNT材料436可以具有大约1纳米到大约1微米(甚至几十微米)，更优选为大 约10到大约20纳米的厚度，尽管其它CNT材料的厚度可以使用。在CNT材料436中的单 独的管的密度例如可以是大约6. 6 X IO3到大约1 X IO6CNT/平方微米，更优选为至少大约 6. 6X IO4CNT/平方微米，尽管其它的密度可以使用。例如，假定柱状物428具有大约45纳 米的宽度，在一些实施例中，在形成在每个柱状物428上的CNT材料436中，优选地具有至 少大约10个CNT，更优选地具有至少大约100个CNT (尽管也可以使用更少的CNT，诸如1、 2、3、4、5等，或者更多的CNT，诸如多于100个)。在CNT材料/可逆电阻切换元件436在每个柱状物428上形成之后，介电材料437 沉积在CNT材料436区的顶部和周围，从而将相邻CNT材料区彼此隔离开。然后执行CMP或 电介质深蚀刻步骤以便平坦化介电材料427而且从CNT材料436区的顶部移除介电材料。 例如，大约200-7000埃，在一些实施例中，使用化学机械抛光或深蚀刻工艺，1微米或更多 的二氧化硅可以沉积并平坦化。也可以使用诸如氮化硅、氧氮化硅、低K电介质等的其它介 电材料和/或其它介电层厚度。示例性的低K电介质包括掺杂碳的氧化物、硅碳层等。参考图4D，在平坦化介电材料437之后，可以以类似于形成底部组的导体408的方式，在柱状物428上形成第二组导体438。例如，如图4D所示，在一些实施例中，一个或多 个阻挡层和/或粘附层440可以在用于形成上面的第二组导体438的导电层442的沉积之 前，沉积在可逆电阻切换元件436上。导电层442可以由通过任何适合的方法(例如CVD、PVD等)沉积的任何合适的导 电材料形成，诸如钨、其它合适的金属、重掺杂的半导体材料、导电的硅化物、导电的硅化物 锗化物、导电的锗化物等。也可以应用其它的导电层材料。阻挡层和/或粘附层440可以 包括氮化钛或诸如氮化钽、氮化钨的其它适合的层、一个或多个层的组合、或者任何其它合 适的材料。沉积的导电层442和阻挡层和/或粘附层440可以布图并蚀刻，以形成第二组 导体438。在至少一个实施例中，上面的导体438基本上是平行的、基本上是共面的，在不同 于下面的导体408的方向上延伸。在本发明的其它实施例中，上面的导体438可以使用形成介电层的镶嵌工艺形 成，布图并蚀刻从而产生用于导体438的空隙或空间。如’ 936申请中所述，在用于上面的 导体438的空隙或空间的形成期间，导电层426和阻挡层424可以减轻这样的介电层的过 度蚀刻的影响，避免二极管430意外短路。空隙或空间可以利用粘附层440和导电层442 (按照需要和/或导电的籽晶、导电 的填充物和/或阻挡层)填充。然后，粘附层440和导电层442可以平坦化以形成平坦的表面。在上面的导体438形成之后，得到的结构可以退火以对二极管430的沉积的半导 体材料晶体化(及/或通过硅化物形成金属层422和ρ+区420的反应以形成硅化物区)。 在至少一个实施例中，退火可以在氮中进行大约10秒到大约2分钟，在大约600到800°C， 更优选地在大约650到750°C之间。也可以使用其它退火时间、温度和/或环境。作为由每 个硅化物形成金属层422和ρ+区420的反应而形成的硅化物区可以在退火期间用作“结晶 化模板”或“引晶”，以用于形成二极管430的沉积的半导体材料的基础(例如将任何无定 形的半导体材料改变为多晶半导体材料和/或提高二极管430的整体的晶态特性)。由此 获得了低电阻率的二极管材料。替代的示例性存储单元图5为根据本发明而提供的示例性存储单元500的剖面图。存储单元500包括薄 膜晶体管(TFT)，诸如与形成在基底505上的可逆电阻切换元件504相耦接的薄膜金属氧 化物半导体场效应晶体管(MOSFET) 502。例如，MOSFET 502可以是形成在任何合适的基底 上的η沟道或ρ沟道薄膜M0SFET。在所示实施例中，诸如二氧化硅、氮化硅、氧氮化物等的 绝缘区506形成在基底505上，诸如沉积的硅、锗、硅锗等的沉积的半导体区507形成在绝 缘区506上。薄膜MOSFET 502形成在沉积的半导体区507内，由绝缘区506与基底505绝 缘。MOSFET 502包括源极/漏极区508、510和沟道区512、及栅极介电层514、栅电极 516、和间隔物(spacer) 518a-b。在至少一个实施例中，源极/漏极区508、510可以是掺杂 P型，沟道区512可以是掺杂η型，而在其它实施例中，源极/漏极区508、510可以是掺杂η 型，沟道区512可以是掺杂ρ型。可以针对薄膜MOSFET 502应用任何其它MOSFET结构或 任何合适的制作技术。在一些实施例中，MOSFET 502可以由使用STI、LOCOS(硅的局部氧 化)或其它类似的工艺而形成的绝缘区(未示出)电气绝缘。或者，MOSFET 502的栅极、源极、和/或漏极区可以与其它形成在基底505上的晶体管(未示出)共享。可逆电阻切换元件504包括形成在导电插头526上的可逆电阻率切换的CNT材料 522。在至少一个实施例中，参考图1-图4D的实施例，如前文所述，可逆电阻率切换的CNT 材料522利用选择性形成工艺形成。例如，诸如氮化钛或氮化钽的CNT引晶层524和/或 诸如镍、钴、铁等的金属催化剂可以形成在导电插头526上。于是，CNT材料522可以如前 所述选择性地形成在CNT引晶层524上。如图5所示，可逆电阻切换元件504通过第一导电插头526与M0SFET502的源极 /漏极区510相耦接，通过第二导电插头530(延伸穿过介电层532)与第一金属级(Ml)线 528相耦接。类似地，第三导电插头534耦接M0SFET502的源极/漏极区508到Ml线536。 导电插头和/或线可以由任何合适的(具有或不具有阻挡层的)材料形成，诸如钨、其它金 属、重掺杂半导体材料、导电的硅化物、导电的硅化物锗化物、导电的锗化物等。需要注意的 是，当MOSFET 502为η沟道装置，区508用作MOSFET 502的漏极，区510用作MOSFET 502 的源极；当MOSFET 502为ρ沟道装置时，区508用作M0SFET502的源极，区510用作MOSFET 502的漏极。介电层532可以包括任何适合的电介质，例如二氧化硅、氮化硅、氧氮化硅、低 K电介质等。在存储单元500中，薄膜MOSFET 502以类似于图2A-4D的存储单元中采用的二极 管的控制元件的方式来作为控制元件工作，选择性地限制施加在可逆电阻切换元件504上 的电压和/或流经可逆电阻切换元件504的电流。前述说明仅公开了本发明的示例性实施例。落入本发明的范围的上述公开的设备 和方法的修改对于本领域的普通技术人员是显而易见的。因此，虽然本发明结合其示例性实施例已经公开，但是应该理解，如下述权利要求 所定义的，其它实施例可以落入本发明的精神和范围。
权利要求
一种制作存储单元的方法，包括在基底上制作控制元件；以及通过在所述基底上选择性地制作碳纳米管(CNT)材料，来制作耦接到所述控制元件的可逆电阻切换元件。
2.如权利要求1所述的方法，其中，制作所述可逆电阻切换元件包括 制作CNT引晶层；布图并蚀刻所述CNT引晶层；以及 在所述CNT引晶层上选择性地制作CNT材料。
3.如权利要求2所述的方法，其中，制作所述CNT引晶层包括 沉积氮化钛；以及粗糙化所沉积的氮化钛的表面。
4.如权利要求3所述的方法，还包括在所粗糙化的氮化钛表面上选择性得沉积金属层。
5.如权利要求4所述的方法，其中，所述金属层包括镍、钴或铁。
6.如权利要求2所述的方法，其中，制作所述CNT引晶层包括 在第一导体上沉积氮化钛；以及在所述氮化钛上选择性地沉积金属催化剂层。
7.如权利要求6所述的方法，其中，所述金属层包括镍、钴或铁。
8.如权利要求2所述的方法，其中，布图并蚀刻所述CNT弓丨晶层包括布图并蚀刻所述控 制元件。
9.如权利要求2所述的方法，其中，在所述CNT弓丨晶层上选择性地制作CNT材料包括使 用化学蒸镀(CVD)或等离子加强型CVD来在所述CNT引晶层上沉积CNT材料。
10.如权利要求2所述的方法，还包括在所述CNT材料中生成缺陷，从而调节所述CNT 材料的切换特性。
11.如权利要求1所述的方法，其中，制作所述可逆电阻切换元件包括 选择性地沉积金属层；以及在所沉积的金属层上选择性得制作CNT材料。
12.如权利要求11所述的方法，其中，所述金属层包括镍、钴或铁。
13.如权利要求1所述的方法，其中，所述可逆电阻切换元件制作在所述控制元件上。
14.如权利要求1所述的方法，其中，制作所述控制元件包括制作p-n型或p-i-n型二 极管。
15.如权利要求14所述的方法，其中，制作所述控制元件包括制作多晶二极管。
16.如权利要求15所述的方法，其中，制作所述控制元件包括制作垂直多晶二极管。
17.如权利要求16所述的方法，其中，制作所述控制元件包括制作具有多晶材料的处 于低阻态的垂直多晶二极管。
18.如权利要求1所述的方法，其中，制作所述控制元件包括制作薄膜晶体管。
19.如权利要求18所述的方法，其中，制作所述控制元件包括制作薄膜的、金属氧化物 半导体场效应晶体管(MOSFET)。
20.一种使用权利要求1所述的方法而形成的存储单元。
21.一种使用权利要求16所述的方法而形成的存储单元。
22.—种制作存储单元的方法，包括 在基底上制作第一导体；通过在所述第一导体上选择性地制作碳纳米管(CNT)，在所述第一导体上制作可逆电 阻切换元件；在所述第一导体上制作二极管；以及 在所述二极管和所述可逆电阻切换元件上制作第二导体。
23.如权利要求22所述的方法，其中，制作所述可逆电阻切换元件包括 制作CNT引晶层；布图并蚀刻所述CNT引晶层；以及 在所述CNT引晶层上选择性地制作CNT材料。
24.如权利要求23所述的方法，其中，制作所述CNT引晶层包括 沉积氮化钛；以及粗糙化所沉积的氮化钛的表面。
25.如权利要求24所述的方法，还包括在所粗糙化的氮化钛表面上选择性地沉积金属层。
26.如权利要求23所述的方法，其中，布图并蚀刻所述CNT弓丨晶层包括布图并蚀刻所述二极管。
27.如权利要求22所述的方法，其中，制作所述可逆电阻切换元件包括 选择性地沉积金属层；以及在所沉积的金属层上选择性地制作CNT材料。
28.如权利要求22所述的方法，其中，所述可逆电阻切换元件制作在所述控制元件上。
29.如权利要求22所述的方法，其中，制作所述二极管包括制作垂直多晶二极管。
30.如权利要求29所述的方法，还包括制作与所述垂直多晶二极管的多晶材料相接 触的硅化物、硅化物锗化物、或锗化物区，以使得所述多晶材料处于低阻态。
31.一种使用权利要求22所述的方法而形成的存储单元。
32.一种使用权利要求30所述的方法而形成的存储单元。
33.一种制作存储单元的方法，包括 在基底上制作第一导体；在所述第一导体上制作垂直多晶二极管；通过在所述垂直多晶二极管上选择性地制作碳纳米管(CNT)材料，在所述垂直多晶二 极管上制作可逆电阻切换元件；以及在所述可逆电阻切换元件上制作第二导体。
34.如权利要求33所述的方法，其中，制作所述可逆电阻切换元件包括 制作CNT引晶层；布图并蚀刻所述CNT引晶层；以及 在所述CNT引晶层上选择性地制作CNT材料。
35.如权利要求34所述的方法，其中，制作所述CNT引晶层包括 沉积氮化钛；以及粗糙化所沉积的氮化钛的表面。
36.如权利要求35所述的方法，还包括在所粗糙化的氮化钛表面上选择性地沉积金属层。
37.如权利要求34所述的方法，其中，布图并蚀刻所述CNT引晶层包括布图并蚀刻所述二极管。
38.如权利要求33所述的方法，其中，制作所述可逆电阻切换元件包括 选择性地沉积金属层；以及在所沉积的金属层上选择性地制作CNT材料。
39.如权利要求33所述的方法，还包括制作与所述垂直多晶二极管的多晶材料相接 触的硅化物、硅化物锗化物、或锗化物区，以使得所述多晶材料处于低阻态。
40.一种使用权利要求33所述的方法而形成的存储单元。
41.一种制作存储单元的方法，包括 制作具有源极区和漏极区的薄膜晶体管；制作耦接到所述晶体管的源极区或漏极区的第一导体；通过在所述第一导体上选择性地制作碳纳米管(CNT)材料，来制作耦接到所述第一导 体的可逆电阻切换元件；以及在所述可逆电阻切换元件上制作第二导体。
42.如权利要求41所述的方法，其中，制作所述可逆电阻切换元件包括 制作CNT引晶层；布图并蚀刻所述CNT引晶层；以及 在所述CNT引晶层上选择性地制作CNT材料。
43.如权利要求42所述的方法，其中，制作所述CNT引晶层包括 沉积氮化钛；以及粗糙化所沉积的氮化钛的表面。
44.如权利要求41所述的方法，其中，制作所述可逆电阻切换元件包括 选择性地沉积金属层；以及在所沉积的金属层上选择性地制作CNT材料。
45.一种使用权利要求41所述的方法而形成的存储单元。
46.如权利要求1所述的方法，其中，选择性地制作所述CNT材料包括制作具有基本 上垂直对齐的CNT的CNT材料，以减小CNT材料中的横向传导。
47.如权利要求22所述的方法，其中，选择性地制作所述CNT材料包括制作具有基本 上垂直对齐的CNT的CNT材料，以减小CNT材料中的横向传导。
48.如权利要求33所述的方法，其中，选择性地制作所述CNT材料包括制作具有基本 上垂直对齐的CNT的CNT材料，以减小CNT材料中的横向传导。
49.一种存储单元，包括 控制元件；以及可逆电阻切换元件，耦接到所述控制元件，并且包括选择性地制作的碳纳米管(CNT) 材料。
50.如权利要求49所述的存储单元，其中，所述控制元件包括p-n型或p-i-n型二极管。
51.如权利要求50所述的存储单元，其中，所述二极管包括垂直多晶二极管。
52.如权利要求51所述的存储单元，其中，所述垂直多晶二极管包括处于低阻态的多 晶材料。
53.如权利要求49所述的存储单元，其中，所述控制元件包括薄膜晶体管。
54.如权利要求53所述的存储单元，其中，所述薄膜晶体管包括金属氧化物半导体场 效应晶体管(MOSFET)。
55.如权利要求49所述的存储单元，还包括布图并蚀刻的CNT引晶层，在该布图并蚀刻 的CNT引晶层上选择性地制作CNT材料。
56.如权利要求55所述的存储单元，其中，所述CNT弓丨晶层包括导电层。
57.如权利要求56所述的存储单元，其中，所述导电层包括氮化钛。
58.如权利要求57所述的存储单元，其中，所述氮化钛是表面粗糙化的。
59.如权利要求56所述的存储单元，其中，所述导电层包括镍、钴或铁。
60.如权利要求55所述的存储单元，其中，所述CNT引晶层与控制元件一起布图并蚀刻。
61.如权利要求55所述的存储单元，其中，所述CNT材料包括调节所述CNT材料的切换 特性的缺陷。
62.一种存储单元，包括第一导体；在所述第一导体上形成的第二导体； 在所述第一和第二导体之间形成的二极管；以及可逆电阻切换元件，包括在所述第一和第二导体之间选择性地制作的碳纳米管(CNT) 材料。
63.如权利要求62所述的存储单元，其中，所述二极管包括垂直多晶二极管。
64.如权利要求63所述的存储单元，其中，所述可逆电阻切换元件在垂直多晶二极管 之上。
65.如权利要求63所述的存储单元，还包括与所述垂直多晶二极管的多晶材料相接 触的硅化物、硅化物锗化物、或锗化物区，以使得所述多晶材料处于低阻态。
66.如权利要求62所述的存储单元，还包括布图并蚀刻的CNT引晶层，在该布图并蚀 刻的CNT引晶层上选择性地制作所述CNT材料。
67.如权利要求66所述的存储单元，其中，所述CNT弓丨晶层包括导电层。
68.如权利要求67所述的存储单元，其中，所述导电层包括氮化钛。
69.如权利要求68所述的存储单元，其中，所述氮化钛是表面粗糙化的。
70.如权利要求67所述的存储单元，其中，所述导电层包括镍、钴或铁。
71.一种存储单元，包括 薄膜晶体管，具有源极区和漏极区； 第一导体，耦接到所述源极区或漏极区；可逆电阻切换元件，包括在所述第一导体上选择性地制作的碳纳米管(CNT)材料；以及第二导体，形成在所述可逆电阻切换元件上。
72.如权利要求71所述的存储单元，其中，所述薄膜晶体管包括η沟道或ρ沟道金属氧 化物半导体场效应晶体管。
73.如权利要求71所述的存储单元，还包括布图并蚀刻的CNT引晶层，在该布图并蚀刻 的CNT引晶层上选择性地制作所述CNT材料。
74.如权利要求71所述的存储单元，其中，所述CNT引晶层包括导电层。
75.如权利要求74所述的存储单元，其中，所述导电层包括氮化钛。
76.如权利要求75所述的存储单元，其中，所述氮化钛是表面粗糙化的。
77.多个非易失性存储单元，包括在第一方向延伸的第一多个基本上平行、基本上共面的导体； 多个二极管；多个可逆电阻切换元件；以及在不同于所述第一方向的第二方向上延伸的第二多个基本上平行、基本上共面的导体；其中，在每个存储单元中，所述二极管之一和所述可逆电阻切换元件之一串行排列，布 置在所述第一导体之一和所述第二导体之一之间；以及其中每个可逆电阻切换元件包括选择性地制作的碳纳米管(CNT)材料。
78.如权利要求77所述的多个非易失性存储单元，其中，每个二极管为垂直多晶二极管。
79.如权利要求78所述的多个非易失性存储单元，还包括与每个垂直多晶二极管的多 晶材料相接触的硅化物、硅化物锗化物、或锗化物区，以使得所述多晶材料处于低阻态。
80.如权利要求77所述的多个非易失性存储单元，其中，每个可逆电阻切换元件包括 布图并蚀刻的CNT引晶层，在该布图并蚀刻的CNT引晶层上，所述可逆电阻切换元件的CNT 材料是选择性地制作的。
81.如权利要求80所述的多个非易失性存储单元，其中，每个可逆电阻切换元件的CNT 引晶层包括导电层。
82.如权利要求81所述的多个非易失性存储单元，其中，每个可逆电阻切换元件的导 电层包括氮化钛。
83.如权利要求82所述的多个非易失性存储单元，其中，每个可逆电阻切换元件的氮 化钛是表面粗糙化的。
84.一种整体三维存储阵列，包括在基底上形成的第一存储级，所述第一存储级包括 多个存储单元，其中所述第一存储级的每个存储单元包括 控制元件；以及可逆电阻切换元件，耦接到所述控制元件，包括选择性地制作的碳纳米管(CNT)材料；以及在第一存储级上整体形成的至少第二存储级。
85.如权利要求84所述的整体三维存储阵列，其中，每个控制元件包括垂直多晶二极
86.如权利要求85所述的整体三维存储阵列，其中，每个垂直多晶二极管包括垂直多晶硅二极管。
87.如权利要求84所述的整体三维存储阵列，其中，每个可逆电阻切换元件包括布图 并蚀刻的CNT引晶层，在该布图并蚀刻的CNT引晶层上，所述可逆电阻切换元件的CNT材料 是选择性制作的。
88.如权利要求49所述的存储单元，其中，所述CNT材料包括基本上垂直对齐的CNT， 以减小CNT材料中的横向传导。
89.如权利要求62所述的存储单元，其中，所述CNT材料包括基本上垂直对齐的CNT， 以减小CNT材料中的横向传导。
90.如权利要求71所述的存储单元，其中，所述CNT材料包括基本上垂直对齐的CNT， 以减小CNT材料中的横向传导。
91.如权利要求77所述的多个非易失性存储单元，其中，每个可逆电阻切换元件的CNT 材料包括基本上垂直对齐的CNT，以减小CNT材料中的横向传导。
92.如权利要求84所述的整体三维存储阵列，其中，每个可逆电阻切换元件的CNT材料 包括基本上垂直对齐的CNT，以减小CNT材料中的横向传导。
全文摘要
在一些方面，提供了一种制作存储单元的方法，其包括(1)在基底上制作控制元件；(2)通过在基底上选择性制作碳纳米管(CNT)材料，来制作耦接到控制元件的可逆电阻切换元件。提供了许多其它方面。
文档编号H01L21/8247GK101919047SQ200880123685
公开日2010年12月15日 申请日期2008年12月30日 优先权日2007年12月31日
发明者布拉德·赫纳, 阿普里尔·施里克, 马克·克拉克 申请人:桑迪士克3D有限责任公司