专利名称：增大引入沟道中的应力的方法和半导体器件的制作方法
技术领域：
本发明涉及半导体制造技术领域，具体涉及一种增大引入沟道中的应力的方法和
半导体器件。
背景技术：
为了尽可能地改善金属氧化物半导体(M0S)器件的电学性能，在沟道中引入应力 从而形成应变硅沟道是MOS器件制作工艺中的关键步骤。现在技术中有多种方法可以在沟 道中引入应力，其中之一就是应力邻近技术(SPT， Stress Proximity Technology)。
图1A至1G是传统的SPT工艺流程图。如图1所示，传统的SPT工艺流程包括在 衬底1上生长栅氧化层2和栅3(图1A)之后，在栅3的侧面形成侧墙氧化层4(图IB)，并 通过离子注入或其它方法形成轻掺杂漏区(LDD)5(图1C);然后，通过沉积、光刻、腐蚀等一 系列工艺流程形成隔离层6(图lD)，并以隔离层6所定义的窗口形成源/漏(源/漏)区 7(图1E)，之后通过湿法腐蚀方法将隔离层6去掉(图1F);最后在形成的栅、源和漏区上 沉积高应力氮化物8(图1G)。可见，SPT是在栅的周围形成高应力氮化物，通过该高应力氮 化物将应力引入沟道中，因此从沟道中心到沟道边缘，应力呈逐渐增大的趋势。由于在沟道 中引入了应力，因此可以提高沟道中载流子的迁移率，从而可以显著地改善MOS器件的电 学性能。 从以上传统的SPT工艺流程可知，在该流程中形成源/漏区之前需要首先形成隔 离层6，以控制短沟道效应，然后在形成源/漏区之后再将隔离层6去掉。而形成隔离层6 的过程需要沉积、光刻并刻蚀，这样就引入了诸多工艺步骤，从而影响了MOS器件生产中的 良率和工艺稳定性等，并且增加了成本。而形成源/漏区之后，通过湿法腐蚀去掉隔离层6 的步骤又会在栅、源和漏区中引入更多的缺陷，从而影响M0S器件的电学性能和可靠性。
发明内容
本发明提供一种增大引入沟道中的应力的方法，在不使用隔离层的情况下增大引 入沟道中的应力。 本发明还提供一种半导体器件，增大了引入沟道中的应力。
为达到上述目的，本发明的技术方案是这样实现的 本发明的一种增大引入沟道中的应力的方法，包括在半导体衬底上形成T形栅； 在所述T形栅的周围形成衬层氧化物(liner oxide);在所述衬层氧化物的底面所定义的 窗口之外的半导体衬底中形成LDD ;在所述衬层氧化物的顶面所定义的窗口之外的半导体 衬底中形成源区和漏区；在所述衬层氧化物的周围、所述LDD之上和所述源区、漏区上形成 高应力氮化物。 优选地，所述衬层氧化物的厚度为5纳米。所述形成衬层氧化物为利用等离子体 增强化学气相淀积(PECVD)来形成衬层氧化物，工艺条件包括温度为350 450°C ;压力 为1 3Torr ;RF功率输入为300 400W ;气体流量N20为1000 2000sccm、SiH4为20 50sccm。 优选地，在所述衬层氧化物的底面所定义的窗口之外的半导体衬底中形成LDD包 括将离子注入的方向倾斜在所述衬层氧化物的底面所定义的窗口之外的半导体衬底中形 成U)D。 优选地，所述高应力氮化物为高应力氮化硅。所述形成高应力氮化物为利用PECVD 来形成高应力氮化硅，工艺条件包括温度为350 45(TC;压力为3 9Torr ;RF功率输入 为100 150W ;气体流量SiH4为20 50sccm、NH3为30 60sccm。所述高应力氮化物层 的厚度至少为20纳米。 本发明的一种半导体器件，包括半导体衬底和在所述半导体衬底之上形成的T 形栅；在所述T形栅周围形成的衬层氧化物；在所述衬层氧化物的底面所定义的窗口之外 的半导体衬底中形成的LDD ;在所述衬层氧化物的顶面所定义的窗口之外的半导体衬底中 形成的源区和漏区；在衬层氧化物的周围、所述LDD之上和所述源区、漏区上形成的高应力 氮化物。 优选地，所述衬层氧化物的厚度为5纳米。所述高应力氮化物层的厚度至少为20 纳米。 与现有技术相比，本发明所提供的技术方案，首先在半导体衬底上形成T形栅；然 后，在T形栅的周围形成衬层氧化物；并在衬层氧化物的底面所定义的窗口之外的半导体 衬底中利用倾斜的离子注入形成LDD，在衬层氧化物的顶面所定义的窗口之外的半导体衬 底中利用垂直的离子注入形成源区和漏区；最后在衬层氧化物的周围、所形成的LDD之上 和源区、漏区上形成高应力氮化物。该方法利用了 T形栅周围形成的衬层氧化物的底面和 顶面，利用自对准工艺来形成LDD和源、漏区，从而省略了传统的SPT工艺流程中形成隔离 层6和腐蚀隔离层6的工艺步骤，因此而减小了 MOS器件的生产成本，提高了 MOS器件生产 中的良率和工艺稳定性，并且还减少了利用湿法腐蚀去除隔离层6时可能引入的缺陷，因 此而减小了对MOS器件电学性能和可靠性的影响。
图1A至1G为传统SPT的工艺流程图； 图2A至2E为本发明的结合T形栅的SPT工艺流程图； 图3A至3D为本发明优选实施例中形成T形栅的工艺流程图。 附图标记说明 1衬底 2栅氧化层 3栅 4侧墙氧化层 5 LDD 6隔离层 7源/漏区 8高应力氮化物 9 T形栅
10衬层氧化物 901多晶硅层 902p型原位掺杂的多晶硅层
具体实施例方式
下面结合附图及具体实施例对本发明进行详细说明。 本发明提供了一种增大引入沟道中的应力的方法，该方法将T形栅与传统的SPT 工艺流程结合起来，利用两次自对准工艺形成LDD和源/漏区，从而省略了为形成源/漏 区而沉积、刻蚀并去除隔离层的工艺步骤，降低了成本，减少了影响工艺稳定性和良率的因素。 图2A至2E是本发明的结合T形栅的SPT工艺流程图。如图2所示，本发明的结
合T形栅的SPT工艺流程包括以下步骤 步骤a、在圆片衬底1上形成T形栅9 (图2A)。 T形栅可以是T形多晶栅、T形金属栅或T形高介电常数(K)的栅结构。以下以T 形多晶硅栅为例说明形成T形栅的具体工艺步骤。 图3A至3D为本发明优选实施例中形成T形栅的工艺流程图。具体来说，首先在半 导体衬底1上形成栅氧化层2，栅氧化层2的厚度优选为10 20A,并利用原子层沉积(ALD)、 化学气相沉积(CVD)、等离子体增强化学气相淀积(PECVD)等方法在栅氧化层2上沉积厚 度优选为600 1000A的多晶硅层901，优选对多晶硅层901进行n型掺杂，当然也可以不 掺杂，如图3A所示。接着继续在多晶硅层901上沉积多晶硅层902并对多晶硅层902进行 P型原位掺杂，多晶硅层902的厚度可以是200 300A，如图3B所示。随后在p型原位掺杂 的多晶硅层902的表面形成掩膜图形903，如图3C所示。然后刻蚀p型原位掺杂的多晶硅 层902和多晶硅层901，形成栅极，如图3D所示。 在对多晶硅层901和902的刻蚀过程中，选择对于p型原位掺杂的多晶硅层902
和多晶硅层901来说刻蚀选择性较大的刻蚀条件，例如刻蚀气体流量为50 400sccm，衬底
温度控制在20 9(TC，腔体压力控制为4 80mTorr，等离子源输出功率为50 2000W，
刻蚀气体选用混合气体，例如SF6、 CHF3、 CF4、 Cl2， 02、 N2和He组成的混合气体。由于对p型
原位掺杂的多晶硅层902和多晶硅层901的刻蚀选择性较大，因此p型原位掺杂的多晶硅
层902和多晶硅层901具有不同的刻蚀速率，多晶硅层901的刻蚀速率大于p型原位掺杂
的多晶硅层902。因此在刻蚀过程中，当刻蚀到多晶硅层901时，更容易刻蚀，从而在刻蚀后
形成由P型原位掺杂的多晶硅层902和多晶硅层901组成的T形多晶栅结构。 申请号为200610118828. 2公开号为CN 101192523A的中国专利中对本步骤进行
了详细描述，将该专利的全部内容通过引用合并于此。 步骤b、在T形栅9的周围形成衬层氧化物10 (图2B)。 本步骤中，可以利用ALD、CVD、PECVD等方法来形成衬层氧化物，例如二氧化硅。也 可以通过氧化的方式在T形栅周围形成衬层氧化物。举例来说，当使用PECVD形成该衬层氧 化物时，优选工艺条件包括温度为350 45(TC;压力为1 3Torr ;RF功率输入为300 400W ;气体流量^0为1000 2000sccm、 SiH4为20 50sccm。在此工艺条件下可以在T 形栅的周围各向同性地形成厚度基本均匀的衬层氧化物。该衬层氧化物的厚度优选为5至十几纳米。 步骤c、在衬层氧化物10的底面所定义的窗口之外的区域形成LDD 5(图2C)。
本步骤中，可以在形成LDD 5时，将注入的离子束倾斜一定的角度，同时以一定的 转速转动圆片，以便根据T形的底面所定义的窗口来形成LDD。 或者也可以首先通过光刻步骤将源(或漏)区用光刻胶覆盖，暴露出漏(或源) 区，将离子注入的方向倾斜一定的角度在漏(或源)区中形成LDD ;然后再通过光刻步骤将 形成LDD的漏(或源)区用光刻胶覆盖，暴露出源(或漏)区，将离子注入的方向倾斜相同 的角度在源(或漏)区中形成LDD。 此时由于有T形的底面所定义的窗口的限制，从而利用自对准工艺形成了 LDD。 该步骤中离子束的倾斜角度只要能够将LDD延伸到沟道的根部即可，除此之外，
本发明对离子束的倾斜角度没有限制。 具体形成LDD的过程为现有技术，在此不再赘述。 步骤d、在衬层氧化物10的顶面所定义的窗口之外的区域形成源/漏区7(图2D)。 本步骤中，将离子束基本上垂直地注入圆片就可以在衬层氧化物10的顶面所定
义的窗口之外的区域形成源/漏7。由于有T形的顶面所定义的窗口的限制，从而可以利用
自对准工艺形成源和漏区。因此在控制短沟道效应的同时省略了形成隔离层的工艺步骤。 具体形成源和漏的过程为现有技术，在此不再赘述。 步骤e、在经过上述处理的圆片上形成高应力氮化物8 (图2E)。本步骤中，可以利用ALD、CVD、PECVD等方法来形成高应力氮化物，例如氮化硅。举
例来说，当利用PECVD形成高应力氮化硅时，优选工艺条件包括温度为350 450°C ;压
力为3 9Torr ;RF功率输入为100 150W ;气体流量SiH4为20 50sccm、 NH3为30
60sccm。在此工艺条件下可以在具有衬层氧化物的T形栅周围各向同性地形成厚度均匀的
氮化硅。该高应力氮化硅的厚度优选为大于20nm。 本发明还提供了一种半导体器件。如图2E所示，该半导体器件包括半导体衬底 和在半导体衬底之上形成的T形栅；在T形栅周围形成的衬层氧化物；在衬层氧化物的底 面所定义的窗口之外的半导体衬底中形成的低掺杂漏区LDD ;在衬层氧化物的顶面所定义 的窗口之外的半导体衬底中形成的源区和漏区；在衬层氧化物的周围、LDD之上和源区、漏 区上形成的高应力氮化物。其中衬层氧化物的优选厚度为5nm。高应力氮化物优选为高氮 化硅，并且厚度优选为大于20nm。 由以上所述可以看出，本发明所提供的技术方案，首先在半导体衬底上形成T形 栅；然后，在T形栅的周围形成衬层氧化物；并在衬层氧化物的底面所定义的窗口之外的半 导体衬底中形成LDD，在衬层氧化物的顶面所定义的窗口之外的半导体衬底中形成源/漏 区；最后在经上述处理之后的圆片上形成高应力氮化物。该方法利用了 T形栅周围形成的 衬层氧化物的底面和顶面，通过自对准工艺来形成LDD和源/漏区，从而省略了传统SPT工 艺流程中形成隔离层6和腐蚀隔离层6的工艺步骤，因此而减小了 MOS器件的生产成本，同 时也提高了MOS器件生产中的良率和工艺稳定性，并且还减少了利用湿法腐蚀去除隔离层 6时引入的缺陷。 以上所述仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在 本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护
6范围之内。
权利要求
一种增大引入沟道中的应力的方法，其特征在于，该方法包括在半导体衬底上形成T形栅；在所述T形栅的周围形成衬层氧化物；在所述衬层氧化物的底面所定义的窗口之外的半导体衬底中形成低掺杂漏区LDD；在所述衬层氧化物的顶面所定义的窗口之外的半导体衬底中形成源区和漏区；在所述衬层氧化物的周围、所述LDD之上和所述源区、漏区之上形成高应力氮化物。
2. 如权利要求1所述的方法，其特征在于，所述衬层氧化物的厚度为5纳米。
3. 如权利要求1所述的方法，其特征在于，所述形成衬层氧化物为利用等离子体增强化学气相淀积PECVD来形成衬层氧化物，工艺条件包括温度为350 450°C ;压力为1 3Torr ;RF功率输入为300 400W ;气体流量N20为1000 2000sccm、SiH4为20 50sccm。
4. 如权利要求1所述的方法，其特征在于，在所述衬层氧化物的底面所定义的窗口之外的半导体衬底中形成LDD包括将离子注入的方向倾斜在所述衬层氧化物的底面所定义的窗口之外的半导体衬底中形成LDD。
5. 根据权利要求1所述的方法，其特征在于，所述高应力氮化物为高应力氮化硅。
6. 如权利要求5所述的方法，其特征在于，所述形成高应力氮化物为利用PECVD来形成高应力氮化硅，工艺条件包括温度为350 450°C ;压力为3 9Torr ;RF功率输入为100 150W ;气体流量SiH4为20 50sccm、 NH3为30 60sccm。
7. 如权利要求1所述的方法，其特征在于，所述高应力氮化物层的厚度至少为20纳米。
8. —种半导体器件，其特征在于，所述半导体器件包括半导体衬底和在所述半导体衬底之上形成的T形栅；在所述T形栅周围形成的衬层氧化物；在所述衬层氧化物的底面所定义的窗口之外的半导体衬底中形成的低掺杂漏区LDD ;在所述衬层氧化物的顶面所定义的窗口之外的半导体衬底中形成的源区和漏区；在衬层氧化物的周围、所述LDD之上和所述源区、漏区上形成的高应力氮化物。
9. 如权利要求8所述的半导体器件，其特征在于，所述衬层氧化物的厚度为5纳米。
10. 如权利要求8所述的半导体器件，其特征在于，所述高应力氮化物层的厚度至少为20纳米。
全文摘要
本发明公开了一种增大引入沟道中的应力的方法和半导体器件。该方法包括在半导体衬底上形成T形栅；在所述T形栅的周围形成衬层氧化物；在所述衬层氧化物的底面所定义的窗口之外的半导体衬底中形成低掺杂漏区LDD；在所述衬层氧化物的顶面所定义的窗口之外的半导体衬底中形成源区和漏区；在所述衬层氧化物的周围、所述LDD之上和所述源区、漏区上形成高应力氮化物。使用本发明避免了在形成源/漏区时沉积、刻蚀或去除隔离层的工艺步骤，减少了半导体器件的生产成本，提高了半导体器件生产中的良率和工艺稳定性，并且还减少了利用湿法腐蚀去除隔离层时可能引入的缺陷，因此而减小了对半导体器件电学性能和可靠性的影响。
文档编号H01L29/78GK101789377SQ20091004582
公开日2010年7月28日 申请日期2009年1月23日 优先权日2009年1月23日
发明者吴汉明, 王国华 申请人:中芯国际集成电路制造(上海)有限公司