半导体装置的制作方法

专利名称：半导体装置的制作方法
技术领域：
本发明涉及半导体装置，特别是涉及功率半导体。
本申请基于并要求2008年3月27日在日本提交的日本专利申请 No. 2008-084797的优先权的权益，引用其全部内容到本申请中。
背景技术：
作为功率半导体装置，DM0S ( Double-Diffused Metal Oxide Semiconductor)类型的晶体管为人所知。固0S晶体管是通过双重扩散形 成源极层和成为沟道的本体层的MOS电场效应晶体管，广泛应用于电源电 路或驱动电路等。
作为DM0S晶体管，有横向传导电流的LD (Laterally Diffused) M0S 晶体管，LDM0S晶体管例如具有以下结构。SP，例如具有N型的外延层， 在外延层的表面上形成P型的本体层。在本体层上，以重叠的方式形成N 型的源极层，并且以包围源极层的方式形成环状的栅极绝缘膜。在没有形 成源极层而暴露出的本体层上，隔着栅极绝缘膜形成环状的栅极电极。另 外，在外延层的表面上，形成与源极层对置的N型的漏极层。由源极层和 漏极层夹持的本体层的一部分形成沟道区域。
对于这种DM0S晶体管，要求其具有高的耐压性。对此，通过在栅极 长方向上的本体层和构成漏极层的一部分的漂移层(drift layer)之间， 形成偏移区域，并在偏移区域上形成偏移区域氧化层来改善击穿电压 (breakdown voltage)的技术广为人知。
在上述情况下，本发明者认识到以下的课题。即，在具有上述结构的 DM0S晶体管中，有在栅极宽度方向的端部，杂质浓度易于增加，发生电场 集中的倾向。因此，在栅极宽度方向的端部，容易发生耐压变差的情况。 另外，在具有上述结构的DMOS晶体管中，在栅极电极的栅极宽度方向端 部的下方，存在P型的本体层与N型的外延层或漂移层的边界面。因此，若对漏极层外加高电压，则由于上述栅极宽度方向端部的杂质浓度增加的 缘故，栅极电极下部的PN接合部分的电场强度会增高，从而在栅极宽端 部区域，有可能会在晶体管截止时进行导电。所以，有可能不能获得所希 望的耐压特性。因此，由于栅极宽度方向端部的耐压特性，DM0S晶体管的 耐压特性会受到影响。

发明内容
本发明是鉴于发明者的这种认识而实现的发明，其目的是提供一种可
以提高DM0S晶体管等的半导体装置的耐压性能的技术。
为解决上述课题，本发明的某一形式是一种半导体装置。该半导体装
置具有半导体层；包括在半导体层表面形成的沟道区域的本体层；以与 本体层重叠的方式在半导体层表面形成的第1杂质扩散区域；在半导体层 上形成的栅极绝缘膜；在包括沟道区域上的半导体层上，隔着栅极绝缘膜 形成的栅极电极；在半导体层形成的漂移层；在半导体层表面形成的与第 1杂质扩散区域相对置的第2杂质扩散区域，本体层是以在栅极宽度方向 端部，其边界面与栅极绝缘膜的下面相接的方式设置的，栅极绝缘膜在与 栅极宽度方向端部的本体层的边界面相接的至少一部分，具有膜厚比栅极 长度方向的沟道区域上部更厚的厚膜部。


图1是实施方式1的半导体装置的概略俯视图。
图2是沿着图1的A-A线的剖视图。
图3是沿着图1的B-B线的剖视图。
图4A是说明厚膜部的存在区域的概略图。
图4B是说明厚膜部的存在区域的概略图。
图5A是表示半导体装置的审i造方法的工序剖视图。
图5B是表示半导体装置的制造方法的工序剖视图。
图6A是表示半导体装置的制造方法的工序剖视图。
图6B是表示半导体装置的制造方法的工序剖视图。
图7A是表示半导体装置的制造方法的工序剖视图。图7B是表示半导体装置的制造方法的工序剖视图。 图8A是表示半导体装置的制造方法的工序剖视图。
图8B是表示半导体装置的制造方法的工序剖视图。
图9A是表示半导体装置的制造方法的工序剖视图。
图9B是表示半导体装置的制造方法的工序剖视图。
图10A是表示半导体装置的制造方法的工序剖视图。
图10B是表示半导体装置的制造方法的工序剖视图。
图11A是表示半导体装置的制造方法的工序剖视图。
图IIB是表示半导体装置的制造方法的工序剖视图。
图12A是表示半导体装置的制造方法的工序剖视图。
图12B是表示半导体装置的制造方法的工序剖视图。
图13是表示作为以往例的半导体装置与实施方式1的半导体装置的
栅极宽度方向端部的耐压值的变化的图形。
图14是实施方式2的半导体装置的概略俯视图。
图15A是实施方式3的半导体装置的概略俯视图。
图15B是实施方式3的半导体装置的概略俯视图。
图16是实施方式4的半导体装置的概略俯视图。
图17是与沿着变形例的半导体装置的图1的B-B线的剖面对应的概
略剖视图。
具体实施例方式
参照具体的实施方式对本发明进行说明。这些实施方式只是举例说明， 对发明不具有限定作用。
以下，以优选的实施方式为基础，参照附图对本发明进行说明。对各 附图中所示的相同或相等的技术特征、组件、处理，标注相同的符号，并 且适当地省略重复的说明。另外，实施方式不是用来限定本发明的，仅仅 是举例说明，实施方式所描述的所有特征或它们的组合，不限于一定是发 明的本质性内容。 (实施方式1)
图1是实施方式1的半导体装置100的概略俯视图，图2是沿着图1的剖视图。在实施方式1中， 作为半导体装置100的一个例子，用N沟道型的LDM0S晶体管来进行说明。 另外，在图1中，为了便于说明，省略了层间绝缘膜、电极等。
如图1 图3所示，半导体装置100具有P型单晶硅基板l;在硅基
板1上形成的N+型的埋入半导体层2、在埋入半导体层2上形成的N-型的 外延层3 (半导体层)。在本实施方式中，外延层3虽然是一层，但也可以 层叠多个外延层。在外延层3的表面形成扩散了 P型杂质的P型的本体层 4。本体层4是2重结构，该2重结构包含P型杂质的浓度相对低的低浓 度层4a和以比低浓度层4a高的浓度轻度扩散的高浓度层4b，通过低浓度 层4a保持耐压，通过高浓度层4b调整阀值。本体层4是以在栅极宽度方 向端部，其边界面与后面要描述的栅极绝缘膜10的下面相接的方式设置 的，接触(contact)栅极绝缘膜10的下面的边界面从俯视看大致呈U字 型。在本体层4上，形成与本体层4重叠，并且高浓度的N型杂质扩散得 比本体层4还轻微的N+型的源极层6 (第1杂质扩散区域)。另外，本体 层4具有与源极层6邻接，并且其中扩散了高浓度的P型杂质的、用于 固定本体层4的电位的P+型的扩散层8。源极层6和扩散层8与源极层电 极30连接，成为相同电位。源极层6在扩散层8的周围以环状形成。另 外，在源极层6的栅极宽度方向端部，扩散层8位于源极层6的外侧，并 且被本体层4的边界面所包围，可以防止栅极宽度方向两端部的电位反转。 在包含本体层4 一部分的外延层3上，以包围源极层6的方式形成环 状的栅极绝缘膜IO。栅极绝缘膜IO例如是氧化硅膜，其膜厚例如为12 20腦左右。另外，在不形成源极层6而露出的本体层4的上方，隔着栅极 绝缘膜10设置了栅极电极12。在本实施方式中，栅极电极12虽然是以包 围源极层6的方式形成为环状，但是栅极电极12的形状并不特别仅限于 此，例如，也可以是夹持源极层6的2个栅极电极在栅极宽度方向上延伸 的结构。栅极电极12例如由聚硅(Poly-Silicon)膜等构成，栅极电极 12的栅极长度方向的一端与源极层6邻接，另一端侧从栅极绝缘膜10上 延伸到下面要提到的场绝缘膜22的一部分上。位于栅极电极12的下方， 被源极层6和下面要提到的漏极层20夹持的、没有形成源极层6而露出 来的本体层4的一部分形成了沟道区域CH。另外，在外延层3的表面，以环状形成包围本体层的N-型的漂移层
14，该漂移层14中扩散了比外延层3浓度还高的N型杂质。在漂移层14 上，以覆盖后面要提到的N+型的漏极接触(contact)层18的方式，形成 扩散了比漂移层14浓度还高的N型杂质的N阱层(well layer) 16。在N 阱层16的表面，形成扩散了浓度更高的N型杂质的N+型的漏极接触层18， N阱层16以及漏极接触层18分别构成漏极层20 (第2杂质扩散区域)。N 阱层16是为了缓和漏极层20中的电场集中而设置的。漂移层14也位于 源极层6与漏极接触层18之间，在包含漂移层14上的外延层3上形成用 L0C0S法等形成的厚的场绝缘膜22。如图2所示，场绝缘膜22与栅极绝 缘膜10相接，特别是在栅极长度方向端部，在比本体层4的边界面更外 侧与绝缘膜10相接。场绝缘膜22的膜厚例如在250 1000mn左右。
在此，如图3所示，栅极绝缘膜10在栅极宽度方向端部E处，在与 本体层4的边界面相接的至少一部分，具有膜厚比栅极长度方向的沟道区 域CH上部更厚的厚膜部24。在此，如图l所示，栅极绝缘膜10的栅极宽 度方向端部E是延伸到栅极绝缘膜10的非活性区域的部分。厚膜部24的 厚度，虽然根据目标耐压的不同而不同，但例如在80 150nm左右。设置 厚膜部24的位置是电场集中的区域，例如在与例如栅极宽度方向端部E 的场绝缘膜22相接的区域内设置厚膜部24。在本实施方式中，在比栅极 绝缘膜10的栅极宽度方向端部E的扩散层8更靠端部侧的与场绝缘膜22 相接的区域上，设置了厚膜部24。在半导体装置100中，在栅极宽度方向 端部E处，漂移层14等的杂质浓度易增加，另外，由于栅极电极12和漏 极层20，在本体层4的边界面区域，有发生电场集中的倾向。在本实施方 式中，通过在此区域上的栅极绝缘膜10的至少一部分设置厚膜部24，缓 解了电场集中，其结果，可以提高半导体装置100的耐压性。
在如上所述形成的晶体管中，如图2以及图3所示，形成层间绝缘膜 26。层间绝缘膜26包含例如BPSG (Boron Phospho Silicate Glass) 膜、S0G (Spin On Glass)膜、NSG (Non-doped Silicate Glass)膜等。 在层间绝缘膜26上形成接触孔27、 28、 29。在接触孔27、 28、 29中，选 择性地形成包含例如铝-硅(Al-Si)膜、铝-硅-铜(Al-Si-Cu)膜、铝-铜(Al-Cu)膜等的铝合金膜，并形成源极电极30、栅极电极布线层32、漏极电极34。
另外，如图4A以及4B所示，也可以在比栅极绝缘膜10的栅极宽度 方向端部E的扩散层8更靠端部侧，全部设置厚膜部24。由此，可以更有 效地缓和在栅极宽度方向端部E发生的电场集中。另外，由于厚膜部24 的面积大，所以可以提高本体层4的扩散范围的自由度。图4A以及图4B 是对厚膜部24的存在区域进行说明的概略图，图4A是半导体装置100的 概略俯视图，图4B是沿着图4的B-B线的剖视图。另外，在图4A以及图 4B中，适当省略了硅基板l、埋入半导体层2、层间绝缘膜、电极等。
接下来，对实施方式1的半导体装置100的制造方法进行说明。图5A 图12B是表示半导体装置100的制造方法的工序剖面图。在各图中，(i) 是沿着图1的A-A线的剖视图，(ii)是沿着图1的B-B线的剖视图。
首先，如图5A所示，作为P型的单晶半导体基板，准备了例如P型 单晶的硅基板l。
其次，如图5B所示，在硅基板1的表面，高浓度地离子注入或涂敷 锑(Sb)或砷(As)等的N型杂质后，扩散而形成N+型的埋入半导体层2。
然后，如图6A所示，在埋入半导体层2的表面，外延生长N-型的外 延层3。此时，埋入半导体层2由于外延生长时的加热而扩散。
然后，如图6B所示，在外延层3的表面，成膜氧化硅膜71和氮化硅 膜72，通过公知的光刻技术，在其上形成所规定图案的抗蚀护膜81。然 后，通过将抗蚀护膜81作为掩模的蚀刻，选择性地除去漂移层形成区域 的氧化硅膜71以及氮化硅膜72。另外，也可以不除去氧化硅膜71而将其 保留。
然后，如图7A所示，将抗蚀护膜81作为掩模，通过磷(P)或砷的 离子注入，在外延层3的表面形成漂移层14。另外，在图中省略了离子注 入时所使用的网(screen)氧化膜的图示。另外，在不除去氧化硅膜71 而将其保留的情况下，可以将此氧化硅膜71作为网氧化膜使用。
然后，如图7B所示，除去抗蚀护膜81后，将氮化硅膜72作为掩模， 热氧化外延层3的表面，形成场绝缘膜22，并除去氮化硅膜72。此时， 通过外延层3的热氧化，漂移层14向外延层3扩散。
然后，如图8A所示，利用公知的光刻技术，在除去本体层4形成区域的氧化膜上形成抗蚀护膜82。然后，将抗蚀护膜82作为掩模，将氧化
硅膜71作为网氧化膜，离子注入硼(B)，在外延层3的表面形成构成本 体层4的低浓度层4a。另外，虽然省略了工序图，但是在形成抗蚀护膜 82之前，利用公知的光刻技术形成所规定图案的抗蚀护膜，并且将该抗蚀 护膜作为掩模，离子注入N型杂质，在漂移层14的表面形成N型的N阱 层16。
然后，如图8所示，除去抗蚀护膜82后，除去氧化硅膜71，并且通 过热氧化，在外延层3的表面形成厚膜部24。用于形成厚膜部24的外延 层3的热氧化，是利用例如高耐压MOS晶体管等其他装置的栅极氧化膜形
成时的热氧化来进行的。
然后，如图9A所示，通过公知的光刻技术，在厚膜部24以及场绝缘 膜22上，形成所规定图案的抗蚀护膜83，利用将抗蚀护膜83作为掩模的 蚀刻，选择性地除去厚膜部24。由此，在所规定的区域形成厚膜部24。 通过改变抗蚀护膜83的图案，可以在所期望的区域形成厚膜部24。
然后，如图犯所示，除去抗蚀护膜后，通过外延层3的表面的热氧 化，形成栅极绝缘膜IO。
然后，如图IOA所示，在外延层3上，经由栅极绝缘膜10、厚膜部 24、以及场绝缘膜22，利用例如化学气相沉积法(CVD法)等，沉积聚硅 膜。然后，通过公知的光刻技术，形成所规定图案的抗蚀护膜84以便覆 盖栅极电极形成区域，通过将抗蚀护膜84作为掩模的蚀刻，选择性地除 去聚硅膜，形成栅极电极12。
然后，如图10B所示，在除去抗蚀护膜84之后，利用公知的光刻技 术，在除去本体层4的区域形成所规定图案的抗蚀护膜85。然后，将抗蚀 护膜85以及栅极电极12作为掩模，在低浓度层4a中离子注入硼，比低 浓度层4a还要轻度地扩散，形成P型高浓度层4b。由此，形成本体层4， 并通过高浓度层4b调整本体层4的阔值电压Vt。
然后，如图11所示，除去抗蚀护膜85后，利用公知的光刻技术，在 除去本体层形成区域的一部分的区域上，形成所规定图案的抗蚀护膜86。 然后，将抗蚀护膜86作为掩模，在本体层4离子注入高浓度的硼，形成 P+型扩散层8。另外，虽然省略了工序图，但是在除去抗蚀护膜86之后，形成低浓度地被掺杂的漏极(LDD: Lightly-Doped-Drain)区域，在栅极 电极12的侧面形成未图示的侧壁。
然后，如图11B所示，除去抗蚀护膜86后，利用公知的光刻技术， 在除去源极层以及漏极接触层形成区域的区域，形成所规定图案的抗蚀护 膜87。并且，将抗蚀护膜87、栅极电极12以及未图示的侧壁作为掩模， 离子注入高浓度的硼，自对准(self align)地形成N+型的源极层6以及 漏极接触层18。
然后，如图12A所示，除去抗蚀护膜87，形成半导体装置100。另外， 如图12B所示，实施以下的布线处理。即，在外延层3上，形成包含例如 BPSG膜、S0G膜、NSG膜等的层间绝缘膜26。然后，利用公知的光刻技术， 通过使用了例如CHF:i或Ch系气体的干蚀刻，在层间绝缘膜26上形成接触 孔27、 28、 29。在接触孔27、 28、 29上选择性地形成包含例如铝-硅膜、 铝-硅-铜膜、铝-铜膜等的铝合金膜，并形成源极电极30、栅极电极布线 层32、漏极电极34。
通过以上的工序，形成半导体装置100。另外，在需要向栅极电极12 掺入杂质的情况下，可以在如图IOA所示的聚硅膜沉积的那一刻，通过离 子注入来进行，也可以通过利用含有掺杂剂的气体的热处理来进行。或者 也可以在注入用于形成图11B所示的源极层6以及漏极接触层18的高浓 度硼离子时，通过同时进行离子注入来进行。
图13是表示作为以往的例子的半导体装置和实施方式1的半导体装 置100的栅极宽度方向端部的耐压值的变化的图形。在图13中，图中左 侧是以往例的结果，图中右侧是实施方式1的半导体装置100的结果，表 示了各自的漏极 源极间耐压与距本体层4的边界面的场绝缘膜22端部 的距离的关系。另外，图形的横坐标是将本体层4的边界面的所规定位置 作为基准位置(0， 0)的情况下从基准位置偏离的量，远离场绝缘膜22 的方向为正(+ )。
若用作为目标的耐压值进行规范化，则如图13所示，在以往例中， 栅极宽度方向端部E的耐压约小于1. 1，与此相对，实施方式1中约为1. 2。 因此，提高了半导体装置100的栅极宽度方向的耐压性。另外，在例如作 为目标的漏极，源极间耐压为l.O的情况下，可以得到目标耐压以上的耐压的本体层4的边界范围(耐压界限)，在实施方式l中，与以往例相比， 有较大幅度提高。因此，可以回避本体层4形成时的提高离子注入精度的 要求。
如上所述，实施方式1的半导体装置100，在栅极绝缘膜10的栅极宽 度方向端部E处，在与本体层4的边界面相接的至少一部分，设置了膜厚 比栅极长度方向的沟道区域CH上部更厚的厚膜部。由此，可以缓和栅极 宽度方向端部区域的电场集中，其结果，可以提高半导体装置100的耐压 性。
另外，由于栅极宽度方向端部的耐压性提高，因此扩大了栅极宽度方 向端部的本体层*漏极层间距的允许范围(耐压界限)。因此，可以回避 本体层4形成时的提高离子注入精度的要求，并简化了半导体装置100的 制造工序。其结果，可以抑制半导体装置ioo的制造成本的增加。
另外，由于，厚膜部24的形成是利用例如高耐压MOS晶体管等其他 装置的栅极氧化膜形成时的热氧化而进行的，所以，利用本实施方式的制 造工序数不会增加，因此可以抑制制造成本的增加。 (实施方式2)
在实施方式1中，虽然在比栅极绝缘膜10的栅极宽度方向端部E的 扩散层8更靠端部侧设置了厚膜部24，但在实施方式2中，设置厚膜部 24的区域与实施方式1不同。对其他与实施方式1同样的结构标记相同的 符号，适当地省略其说明。
图14是实施方式2的半导体装置100的概略俯视图。
如图14所示，在本实施方式中，在栅极宽度方向端部E，在与栅极绝 缘膜10的下面相接的本体层4的边界面的角落部上设置了厚膜部24。
在半导体装置100中，在栅极绝缘膜10的栅极宽度方向端部E的本 体层4的边界面的角落部，漂移层14等的杂质浓度特别容易增加，并有 发生电场集中的倾向。在本实施方式中，通过在该角落部设置厚膜部24， 可以有效地缓和电场集中，其结果，半导体装置100的耐压性得到提高。 (实施方式3)
实施方式3的半导体装置100的设置厚膜部24的区域与实施方式1 和2不同。对于其他与实施方式l相同的结构标注了相同的符号，适当地省略其说明。
图15A以及图15B是实施方式3的半导体装置100的概略俯视图。 如图15A所示，在本实施方式中，配合栅极绝缘膜10的栅极宽度方 向端部E的本体层4的边界面，在与场绝缘膜22相接的区域，大致U字 形地设置了厚膜部24。即，在栅极绝缘膜10的栅极宽度方向端部E，以 包围扩散层8的方式将厚膜部24设置成大致U字形。
像这样，在栅极绝缘膜10的栅极宽度方向端部E，通过将厚膜部24 设置成大致U字形，可以缓和栅极宽度方向端部E的栅极宽度方向以及栅 极长度方向的电场集中。其结果，半导体装置100的耐压性得到进一步提
咼c
另外，如图15B所示，不仅在与场绝缘膜22相接的区域，也在包括 与扩散层8相接的区域，全部设置厚膜部24。由此，可以在栅极宽度方向 端部E，更有效地缓和所发生的电场集中，另外，由于厚膜部24的面积大， 所以可以提高本体层4的扩散范围的自由度。 (实施方式4)
实施方式4的半导体装置100的设置厚膜部24的区域，与实施方式1 至3不同。对于其他与实施方式l相同的结构标注相同的符号，适当省略 其说明。
图16是实施方式4的半导体装置100的概略俯视图。
如图16所示，在本实施方式中，在栅极绝缘膜10的栅极宽度方向端
部E，在包括扩散层8的上部区域的栅极宽度方向端部E，全部设置厚膜
部24。
这样，通过在栅极宽度方向端部E存在的扩散层8的上部设置厚膜部 24，在扩散层8的形成工序中，厚膜部24可以发挥作为掩模的功能，可 以减少向外延层3注入的高浓度P型杂质的量。由此，在栅极绝缘膜10 的栅极宽度方向端部E，可以扩大源极层6和漂移层14之间的空乏层的范 围。因此，栅极绝缘膜10的栅极宽度方向端部E的耐压性得到进一步提 高，其结果，半导体装置100的耐压性得到进一步提高。
本发明，不仅限于上述各实施方式，也可以根据本领域技术人员的知 识，加入各种设计变更等的变形，加入了这种变形的实施方式也包括在本发明的范围之内。
例如，也可以是如图17所示釆用以下的结构半导体装置100不包
括场绝缘膜22，在场绝缘膜22的形成区域，形成厚膜部24。即使在这种 情况下，由于在栅极宽度方向端部E，在与本体层4的边界面相接的至少 一部分，具有膜厚比栅极长度方向的沟道区域CH上部还要厚的厚膜部24， 所以可以得到与上述各实施方式相同的效果。图17是与沿着变形例的半 导体装置100的图1的B-B线的剖面对应的概略剖面图。
权利要求
1. 一种半导体装置，其特征为，具有半导体层；本体层，其包括在上述半导体层表面形成的沟道区域；第1杂质扩散区域，其以与上述本体层重叠的方式在上述半导体层表面形成；在上述半导体层上形成的栅极绝缘膜；栅极电极，其在包括上述沟道区域上的上述半导体层上，隔着上述栅极绝缘膜形成；在上述半导体层形成的漂移层；和第2杂质扩散区域，其与上述第1杂质扩散区域对置，并在上述半导体层表面形成，上述本体层，是以在栅极宽度方向端部、其边界面与上述栅极绝缘膜的下面相接的方式设置的，上述栅极绝缘膜，在与栅极宽度方向端部的上述本体层的边界面相接的至少一部分，具有膜厚比栅极长度方向的沟道区域上部更厚的厚膜部。
2. 根据权利要求l记载的半导体装置，其特征为 上述栅极电极，以包围上述第1杂质扩散区域的方式形成为环状。
3. 根据权利要求1记载的半导体装置，其特征为 上述栅极绝缘膜，以包围上述第1杂质扩散区域的方式形成为环状。
4. 根据权利要求l记载的半导体装置，其特征为上述漂移层，以包围上述本体层的方式形成为环状。
5. 根据权利要求l记载的半导体装置，其特征为与上述栅极绝缘膜的下面相接的上述本体层的边界面为大致u字形，上述厚膜部设置在上述边界面的角落部上。
6. 根据权利要求2记载的半导体装置，其特征为与上述栅极绝缘膜的下面相接的上述本体层的边界面为大致u字形，上述厚膜部设置在上述边界面的角落部上。
7. 根据权利要求l记载的半导体装置，其特征为与上述栅极绝缘膜的下面相接的上述本体层的边界面为大致u字形，上述厚膜部，配合上述边界面设置为大致u字形。
8. 根据权利要求5记载的半导体装置，其特征为-在被上述边界面包围的区域中，还具有以与上述本体层重叠的方式在 上述半导体层表面形成的扩散层，上述厚膜部是以从上述本体层延伸到上述扩散层上的方式设置的。
9. 根据权利要求l记载的半导体装置，其特征为还具有在上述半导体层上形成的、比上述边界面更靠外侧地与上述栅 极绝缘膜相接的场绝缘膜，上述厚膜部，设置在与栅极宽度方向端部的上述场绝缘膜相接的区域。
10. 根据权利要求9记载的半导体装置，其特征为上述栅极绝缘膜，在栅极长度方向上，不隔着上述厚膜部而与上述场 绝缘膜相接。
全文摘要
本发明的半导体装置，具有外延层；包括在外延层上形成的沟道区域的本体层；以与本体层重叠的方式形成的源极层；包围源极层，而在外延层上形成的环状的栅极绝缘膜；隔着栅极绝缘膜形成的栅极电极；包围本体层，而在外延层上以环状形成的漂移层；和与源极层对置，而在外延层表面形成的漏极层。本体层以在栅极宽度方向端部，其边界面与上述栅极绝缘膜的下面相接的方式进行设置。另外，栅极绝缘膜在与栅极宽度方向端部的本体层的边界面相接的至少一部分，具有膜厚比栅极长度方向的沟道区域上部更厚的厚膜部。
文档编号H01L29/10GK101546781SQ200910127749
公开日2009年9月30日 申请日期2009年3月25日 优先权日2008年3月27日
发明者山下富生, 笹田一弘, 米田阳树, 藤田和范 申请人:三洋电机株式会社