专利名称：半导体装置的制作方法
技术领域：
本发明是有关于一种半导体装置，特别是有关于一种将硅控整流器(silicon controlled rectifier, SCR)整合在横向扩散金属氧化物半导体晶体管(lateral diffused metal-oxi de-semi conductor transistor, LDMOS)中白勺半导体装置。
背景技术：
随着半导体制造工艺微缩技术的不断进步，如何提升半导体装置可靠度日趋重 要。然而，半导体装置在生产制造、加工、组装、运送、使用等过程中，整个流程都会遭受静 电放电(electrostatic discharge，以下简称ESD)的威胁，若无适当防护措施，半导体装 置就会受到破坏而无法销售。因此，静电放电防护器件设计为任何半导体装置所必须的技 术。目前，特别是在高压(high voltage)器件产品中，ESD防护器件的耐受度的标准须高 达8kV。在已知技术中，为了增加ESD防护耐受度以及节省芯片面积，可应用硅控整流器 (silicon controlled rectifier, SCR)来作为ESD防护器件。然而，如果硅控整流器的保 持电压(holding voltage)过低，则会在发生ESD时，甚至在器件正常操作电压下触发硅控 整流器，发生拴锁现象(latch-up)而损坏电路。在此技术领域中，有需要一种具有可调整保持电压的ESD防护器件的半导体装 置，以改善上述缺点。
发明内容
有鉴于此，本发明的一实施例是提供一种半导体装置，所述半导体装置包括一基 板，其具有一第一导电类型；一栅极，设置于上述基板上；一源极掺杂区，形成于上述基板 中，且邻近于上述栅极的一第一侧边，其中上述源极掺杂区具有相反于上述第一导电类型 的一第二导电类型；一漏极掺杂区，形成于上述基板中，且邻近上述栅极的相对于上述第一 侧边的一第二侧边，其中上述漏极掺杂区由交错设置的具有上述第一导电类型的多个第一 掺杂区和具有上述第二导电类型多个第二掺杂区构成。本发明的另一实施例是提供一种横向扩散金属氧化物半导体晶体管(LDM0S)，包 括一 p型基板；一栅极，设置于上述p型基板上；一源极掺杂区，形成于上述p型基板中，且 邻近于上述栅极的一第一侧边；一漏极掺杂区，形成于上述P型基板中，且邻近上述栅极的 相对于上述第一侧边的一第二侧边，其中上述漏极掺杂区由交错设置的多个P型掺杂区和 多个n型掺杂区构成。
图1为本发明实施例的半导体装置的俯视示意图；图2a为沿图1的A-A，切线的剖面图；图2b为沿图1的B-B，切线的剖面图；图3为本发明另一实施例的半导体装置的俯视示意图4为本发明实施例的半导体装置的等效电路示意图。附图标号200 基板；201 浅沟槽隔离物；202a,202b,202c 栅极；204a、204b 源极掺杂区；206 漏极掺杂区；208a 第一掺杂区；208b 第二掺杂区；210a、210b、210c 第三掺杂区；212 第四掺杂区；214 第一侧边；216 第二侧边；300 长轴方向；410 p型-n型-p型双极型结晶体管；420 n型-p型-n型双极型结晶体管；500a、500b 半导体装置；600 硅控整流器；VDD 高电源端；GND 接地端；(！”屯 间距；W 宽度。
具体实施例方式以下以各实施例详细说明并伴随着
的范例，作为本发明的参考依据。在 附图或说明书描述中，相似或相同的部分皆使用相同的图号。且在附图中，实施例的形状或 是厚度可扩大，并以简化或是方便标示。再者，附图中各器件的部分将以分别描述说明，值 得注意的是，图中未绘示或描述的器件，为本领域技术人员所知的形式，另外，特定的实施 例仅为揭示本发明使用的特定方式，其并非用以限定本发明。图1为本发明实施例的半导体装置500a的俯视示意图。图2a为沿图1的A_A’切 线的剖面图，而图2b为沿图1的B-B’切线的剖面图。如图1所示，本发明实施例中的半导 体装置500a可包括两个对称且平行排列且共用漏极的例如横向扩散金属氧化物半导体晶 体管(lateral diffused metal-oxide-semiconductor transistor，以下简禾尔LDM0S)白勺晶 体管，但晶体管的数量依设计而定，其数量并无限制。半导体装置500a的主要器件可包括 基板200、栅极202a和202b、源极掺杂区204a和204b以及共用的漏极掺杂区206，其中栅 极202a和202b、源极掺杂区204a和204b和漏极掺杂区206的形状为长条形，且栅极202a 和202b、源极掺杂区204a和204b和漏极掺杂区206彼此平行。如第2a和2b图所示，栅极 202a与源极掺杂区204a是通过浅沟槽隔离物201隔开，栅极202a与漏极掺杂区206是通 过浅沟槽隔离物201隔开。在本发明的一实施例中，漏极掺杂区206可耦接至一高电源端VDD,而源极掺杂区204a或204b可耦接至一接地端GND。在本发明实施例中，基板200可为硅基板。在其他实施例中，可利用锗化硅 (SiGe)、块状半导体(bulk semiconductor)、应变半导体(strained semiconductor)、化合 物半导体(compound semiconductor)、绝缘层上覆娃(silicon on insulator, S0I),或其 他常用的半导体基板。基板200可可植入p型或n型杂质，以针对设计需要改变其导电类 型。在本发明实施例中，基板200可的导电类型例如为p型，而本发明实施例的半导体装置 500a例如为n型LDM0S。如图1所示，本发明实施例的半导体装置500a的栅极202a和202b是设置于基 板200上。在本发明实施例中，栅极202a和202b可为一下层的栅极绝缘层和一上层的 栅极层所构成，其中栅极绝缘层可包括例如氧化物(oxide)、氮化物(nitride)、氮氧化物 (oxynitride)、碳氧化物(oxycarbide)或其组合等常用的介电材料。栅极绝缘层224也可 包括氧化铝(aluminum oxide ；A1203)、氧化铪(hafnium oxide, Hf02)、氮氧化铪(hafnium oxynitride,HfON)、娃酸铪(hafnium silicate,HfSi04)、氧化错(zirconium oxide,Zr02)、 氮氧化错(zirconium oxynitride, ZrON)、娃酸错(zirconium silicate, ZrSi04)、氧化 乙 (yttrium oxide, Y203)、氧化镧(lanthalum oxide, La203)、氧化铺(cerium oxide, Ce02)、 氧化钛(titanium oxide, Ti02)、氧化钽(tantalum oxide, Ta205)或其组合等高介电常数 (high-k，介电常数大于8)的介电材料。而栅极层可包括硅或多晶硅(polysilicon)。栅极 层较佳为掺杂掺质以降低其片电阻(sheet resistance) 0在其他实施例中，栅极层是包括 非晶娃(amorphous silicon)。如图1所示，本发明实施例的源极掺杂区204a和204b是形成于基板200中，且分 别邻近于栅极202a和202b的一侧边。举例来说，源极掺杂区204a邻近于栅极202a的侧边 214。在本发明实施例中，源极掺杂区204a和204b的导电类型与基板200相反，举例来说， 如果基板200的导电类型为p型，源极掺杂区204a和204b的导电类型则为n型。另外，本 发明实施例的漏极掺杂区206是形成于基板200中，其可为两个LDM0S的共用漏极区。如 图1所示，漏极掺杂区206是邻近栅极202a或202b的邻近于源极掺杂区204a和204b的 侧边的相反侧边。举例来说，漏极掺杂区206邻近于栅极202a的侧边216，而侧边214和 侧边216互为相反侧。在本发明实施例中，漏极掺杂区206是由沿漏极掺杂区206的一长 轴方向300交错设置(alternatively)的多个第一掺杂区208a和多个第二掺杂区208b构 成。如图1所示，第一掺杂区208a与栅极202a的侧边216的间距屯和第二掺杂区208b与 栅极202a的侧边216的间距d2相等，且第一掺杂区208a与第二掺杂区208b具有相同的宽 度W。在本发明实施例中，第一掺杂区208a与第二掺杂区208b具有相反的导电类型。如果 第一掺杂区208a与基板200的导电类型同为p型，第二掺杂区208b的导电类型为n型时， 则第一掺杂区208a的总面积与漏极掺杂区206的总面积的比值大于0且小于1。如图1、图2a和图2b所示，本发明实施例的半导体装置500a可还包括第三掺杂 区210a和210b，形成于基板200中，并分别包围栅极202a和202b以及源极掺杂区204a和 204b，其中第三掺杂区210a和210b与基板的导电类型可同为p型。在本发明实施例中，第 三掺杂区210a和210b可视为p型主体掺杂区(p-type body region) 210a和210b,以作 为半导体装置500a的通道区(channel region)以及源极的一部分。本发明实施例的半导 体装置500a可还包括第四掺杂区212，形成于基板200中，并包围漏极掺杂区206。如果基板200的导电类型为p型，则第四掺杂区212的导电类型为n型。在本发明实施例中，第四 掺杂区212可视为n型漂移掺杂区(n-type drift region) 212，其是作为半导体装置500a 的漏极的一部分。图3为本发明另一实施例的半导体装置500b的俯视示意图。在本发明另一实施 例中，栅极202c的形状为环形，源极掺杂区204a和204b以及漏极掺杂区206的形状为长 条形，其中漏极掺杂区206被栅极202c包围。另外，包围源极掺杂区204a和204b以及栅 极202c的第三掺杂区210c的形状也为环形。如图3所示，第一掺杂区208a与与栅极202c 的侧边216的间距屯和第二掺杂区208b与栅极202c的侧边216的间距d2相等，且第一掺 杂区208a与第二掺杂区208b具有相同的宽度I图4为本发明实施例的半导体装置500a或500b的等效电路示意图。半导体装置 500a或500b的漏极掺杂区206是由具有相反导电类型的多个第一掺杂区208a和多个第二 掺杂区208b沿着漏极掺杂区206的长轴方向交错设置构成。在本发明的一实施例中，漏极 掺杂区206的第一掺杂区208a和第二掺杂区208b可耦接至一高电源端VDD，而源极掺杂区 204a可耦接至一接地端GND。在本发明的一实施例中，如图4所示，如果基板200的导电类 型为P型，在半导体装置500a的例如为n型漂移掺杂区的第四掺杂区212中的p型第一掺 杂区208a和n型第二掺杂区208b与例如为p型主体掺杂区(p_type body region)的第 三掺杂区210a是构成一寄生的p型-n型-p型双极型结晶体管410 (PNP bipolar junction transistor，以下简称PNP BJT)。其中p型第一掺杂区208a可视为上述寄生的PNP BJT 410的发射极(emitter)，n型第二掺杂区208b和例如为n型漂移掺杂区(n_type drift region)的第四掺杂区212可视为上述寄生的PNP BJT 410的基极(base)，而例如为p型 主体掺杂区(p-type body region)的第三掺杂区210a可视为上述寄生的PNP BJT 410的 集电极(collector)。另外，例如为n型漂移掺杂区(n-type drift region)的第四掺杂 区212、例如为p型主体掺杂区(p-type body region)的第三掺杂区210a和n型的源极 掺杂区204a是构成一寄生的n型-p型-n型双极型结晶体管420 (NPN bipolar junction transistor，以下简称NPN BJT)。其中例如为n型漂移掺杂区(n-type drift region)的 第四掺杂区212可视为上述寄生的NPN BJT 420的发射极(emitter)，例如为p型主体掺 杂区(p-type body region)的第三掺杂区210a可视为上述寄生的NPN BJT 420的基极 (base)，而n型的源极掺杂区204a可视为上述寄生的NPN BJT 420的集电极(collector)。 上述PNP BJT 410和NPN BJT 420可构成一寄生的硅控整流器600 (silicon controlled rectifier，以下简称SCR)。当遭受ESD或来自高电源端VDD的轰击(zapping)时，上述寄 生的SCR 600会被触发，会形成从高电源端VDD至接地端GND的通路。因此，大量的空穴会 由P型第一掺杂区208a经由例如为n型漂移掺杂区(n-type drift region)的第四掺杂 区212注入于p型基板200中，再经由例如为p型主体掺杂区(p-type body region)的第 三掺杂区210a中的n型源极掺杂区204a将空穴导至接地端GND。由此可知，硅控整流器 600可以传导大量的ESD暂态电流，而不会破坏半导体装置500a或500b。另外，可经由调 整第一掺杂区208a和第二掺杂区208b的面积比例，来调整SCR 600的保持电压(holding voltage)，避免在发生ESD时，甚至在器件正常操作电压下触发SCR 600，发生拴锁现象 (latch-up)而损坏电路。因此，本发明实施例的半导体装置500a或500b可将例如硅控整 流器的ESD防护器件整合在横向扩散金属氧化物半导体晶体管(LDM0S)的漏极掺杂区中，因而可不须额外的掩膜、制造工艺和芯片面积来制作ESD防护器件。表1依据本发明实施例制成的具有不同面积的ρ型第一掺杂区的η型LDMOS器 件(起始电压(Vt) = 200V，通道长度(L) = 0.9 μ m，通道宽度(W) = 500 μ m)与已知不具 P型第一掺杂区的η型LDMOS器件(起始电压(Vt) = 200V,通道长度(L) = 0. 9 μ m，通道 宽度(W) = 500 μ m)，在ESD人体放电模式(human body mode，HBM)(其中漏极掺杂区接收 ESD电流，源极掺杂区接地，栅极浮置)的耐受电压测试结果比较表。
ρ型第一掺杂区总面积和漏极掺δI 0.1 I 0.15 10.25
杂区总面积的比值(不具P型第一掺杂区)
耐受电压(kV)0Λ2~928l~9.0由表1可知，已知不具P型第一掺杂区的η型LDMOS器件，不具有ESD防护功能， 在ESD人体放电模式(HBM)的耐受电压仅为0. 12kV。依据本发明实施例制成的具有不同 面积的P型第一掺杂区的η型LDMOS器件，在ESD人体放电模式(HBM)的耐受电压均大于 8kV，均可通过ESD人体放电模式(HBM)的标准。本发明实施例的半导体装置500a和500b是具有以下优点。本发明实施例的半导 体装置500a和500b漏极掺杂区206是由具有相反导电类型的多个第一掺杂区208a和多 个第二掺杂区208b沿着漏极掺杂区206的长轴方向交错设置构成。可将例如硅控整流器 (SCR)的ESD防护器件整合在横向扩散金属氧化物半导体晶体管(LDMOS)的漏极掺杂区中。 因而，本发明实施例的半导体装置500a和500b为同时具有ESD防护功能和横向扩散金属 氧化物半导体晶体管(LDMOS)功能的半导体装置，可不须额外的掩膜、制造工艺和芯片面 积来制作ESD防护器件。另外，可经由调整第一掺杂区208a和第二掺杂区208b的面积比 例，来调整例如硅控整流器(SCR)的ESD防护器件的保持电压(holding voltage)，避免发 生ESD时，甚至在器件正常操作电压下触发硅控整流器(SCR)，发生拴锁现象(latch-up)而 损坏电路。虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何本领域技术人 员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当 视前附的权利要求书范围所界定为准。
权利要求
一种半导体装置，其特征在于，所述半导体装置包括一基板，其具有一第一导电类型；一栅极，设置于所述基板上；一源极掺杂区，形成于所述基板中，且邻近于所述栅极的一第一侧边，其中所述源极掺杂区具有相反于所述第一导电类型的一第二导电类型；以及一漏极掺杂区，形成于所述基板中，且邻近所述栅极的相对于所述第一侧边的一第二侧边，其中所述漏极掺杂区由交错设置的具有所述第一导电类型的多个第一掺杂区和具有所述第二导电类型多个第二掺杂区构成。
2.如权利要求1所述的半导体装置，其特征在于，所述栅极、所述源极掺杂区和所述漏 极掺杂区的形状为长条形。
3.如权利要求1所述的半导体装置，其特征在于，所述栅极的形状为环形，所述源极掺 杂区和所述漏极掺杂区的形状为长条形，其中所述漏极掺杂区被所述栅极包围。
4.如权利要求1所述的半导体装置，其特征在于，所述栅极、所述源极掺杂区和所述漏 极掺杂区彼此平行。
5.如权利要求1所述的半导体装置，其特征在于，多个所述第一掺杂区和多个所述第 二掺杂区是沿所述漏极掺杂区的的一长轴方向交错设置，且多个所述第一掺杂区和多个所 述第二掺杂区具有相同的宽度。
6.如权利要求1所述的半导体装置，其特征在于，多个所述第一掺杂区和多个所述第 二掺杂区与所述栅极的所述第二侧边的间距相等。
7.如权利要求1所述的半导体装置，其特征在于，所述半导体装置还包括一第三掺杂区，形成于所述基板中，并包围所述栅极和所述源极掺杂区，其中所述第三 掺杂区具有所述第一导电类型；以及一第四掺杂区，形成于所述基板中，并包围所述漏极掺杂区，其中所述第四掺杂区具有 所述第二导电类型。
8.如权利要求1所述的半导体装置，其特征在于，所述第一导电类型为P型，所述第二 导电类型为n型。
9.如权利要求8所述的半导体装置，其特征在于，所述第一掺杂区的总面积与所述漏 极掺杂区的总面积的比值大于0且小于1。
10.如权利要求1所述的半导体装置，其特征在于，所述栅极与所述源极掺杂区是通过 一浅沟槽隔离物隔开。
11.如权利要求1所述的半导体装置，其特征在于，所述栅极与所述漏极掺杂区是通过 一浅沟槽隔离物隔开。
12.如权利要求7所述的半导体装置，其特征在于，所述第一掺杂区、相邻的所述第二 掺杂区与所述第三掺杂区是构成一第一双极型晶体管。
13.如权利要求7所述的半导体装置，其特征在于，所述第四掺杂区、所述第三掺杂区 与所述源极掺杂区是构成一第二双极型晶体管。
14.如权利要求12或13所述的半导体装置，其特征在于，所述第一双极型晶体管和所 述第二双极型晶体管构成一硅控整流器。
全文摘要
本发明提供一种半导体装置，所述半导体装置包括一基板，其具有一第一导电类型；一栅极，设置于所述基板上；一源极掺杂区，形成于所述基板中，且邻近于所述栅极的一第一侧边，其中所述源极掺杂区具有相反于所述第一导电类型的一第二导电类型；一漏极掺杂区，形成于所述基板中，且邻近所述栅极的相对于所述第一侧边的一第二侧边，其中所述漏极掺杂区由交错设置的具有所述第一导电类型的多个第一掺杂区和具有所述第二导电类型多个第二掺杂区构成。
文档编号H01L29/10GK101859795SQ20091013483
公开日2010年10月13日 申请日期2009年4月13日 优先权日2009年4月13日
发明者杜尚晖, 林靖民, 萧铭宏 申请人:世界先进积体电路股份有限公司