专利名称：用于高压p阱肖特基二极管的稳固结构的制作方法
技术领域：
本发明涉及一种半导体二极管，尤其涉及一种肖特基二极管。
背景技术：
将金属层应用到掺杂的半导体材料，例如富含或耗尽载流子电荷的层的表面上， 会产生具有与半导体材料中pn结等同特性的接触区域。对于这种金属_半导体接触区域 的通用名称为肖特基二极管。肖特基二极管限制电流基本向一个方向流动的能力是在集成 电路制造和设计中严重依赖的特性。当正向偏置时，肖特基二极管处于"导通"状态，并且 电流通过二极管。当二极管反向偏置时，肖特基二极管处于"关断"状态，并且理想为不允 许电流流动。但是，肖特基二极管不是理想的，并因而经历少量的反向泄漏电流，当二极管 不应当传导电流时，该泄漏电流回流通过二极管。 反向泄漏决定电路的性能，并导致在电路中出现功率损失。 一部分反向泄漏电流 从肖特基金属或肖特基势垒与相邻半导体材料之间的物理结界面产生。不考虑其来源，反 向泄漏电流导致在电子器件运行中产生不理想的特性，从而降低效率。 肖特基二极管的击穿电压是在二极管开始击穿并经历反向泄漏电流指数增加之 前提供到二极管的最大反向电压。在二极管没有击穿的情况下提供更大反向电压的能力 (更大的击穿电压)，使得二极管能够被集成到用于更大电压应用的电路中，例如具有超出 几伏的电压级别的应用。 因此，具有低反向泄漏电流的用于高电压应用的肖特基二极管是希望的。
发明内容
在一些实施例中，肖特基二极管包括半导体衬底和形成在半导体衬底上的深P 阱，所述深P阱具有第一宽度。掺杂的P阱被设置在所述深P阱的上方并具有第二宽度。第 二宽度小于第一宽度。N型保护环围绕所述掺杂的P阱上表面形成。肖特基金属设置在所 述掺杂的P阱的上表面。 在一些实施例中，肖特基二极管包括在半导体衬底中形成并具有大约2ym深度 的深P阱。在所述深P阱上方形成与其接触的P阱。所述P阱的宽度小于所述深P阱的宽 度。N型保护环形成在所述P阱上表面中。肖特基金属设置在所述P阱和所述N型保护环 上表面，并与所述P阱和所述N型保护环接触。 在一些实施例中，一种方法包括以下步骤在半导体衬底上方形成深P阱，以及在 所述深P阱上方形成掺杂的P阱。所述掺杂的P阱的宽度小于所述深P阱的宽度。该方法 包括围绕所述掺杂的P阱上表面形成N型保护环，以及在所述掺杂的P阱的上表面设置肖 特基金属。
图1为高压肖特基二极管的剖视4
图2为如图1所示高压肖特基二极管的俯视图； 图3为根据图1所示实施例在不同工作温度下反向偏置高压肖特基二极管的泄漏 电流密度和电压的关系图； 图4为根据图1所示实施例正向偏置高压肖特基二极管的电流密度和电压的关系 图。
具体实施例方式
现在参考图1和图2，对改进肖特基二极管100进行描述。图1为高压肖特基二 极管100的剖视图，以及图2为图1所示高压肖特基二极管100的俯视图。高压(HV)肖特 基二极管100形成在半导体衬底102上，并包括形成在半导体衬底102上方的深P阱104。 在一个实施例中，深P阱104的深度大约为2 ii m，宽度为大约8. 8 ii m，以及掺杂浓度为大约 1. 6el6cm-3。 衬底102可以是任一种衬底材料，包括硅衬底、ni-v族化合物衬底、硅/锗 (SiGe)衬底、绝缘体上硅(SOI)衬底等。作为半导体衬底102和形成肖特基二极管100的 衬底上方的层之间势垒的N型埋层(NBL)(图中未显示)可以形成在半导体衬底102的上 表面上。 深P阱104可以掺杂有任意合适的P型掺杂物，例如硼、镓、铝或者任何III族元 素。高压P阱(HVPW)106形成在深P阱104上方的高压N阱(HVNM)108之间。在一个实施例 中，HVPW 106的宽度在大约1.6iim到大约2. 4iim之间，并具有大约1.6e 16(cm—3)硼、稼或 任意合适P型掺杂物的掺杂浓度。HV丽108的宽度为大约3. 2 ii m，并具有大约1. 6el6 (cm一3) 的掺杂浓度。HV丽108可以掺杂有合适的N型掺杂物，例如砷、磷、锑或其他V族元素。在 HVPW 106的上表面掺杂有N+区110。掺杂N+区110也可以掺杂有合适的N-型掺杂物，直 至它们的掺杂浓度为大约lel9(cm—3)到大约le20(cm—3)。在一些实施例中，掺杂N+区110 可以具有大约O. 44ym的宽度，但是本领域普通技术人员应当了解掺杂N+区110可以具有 其他尺寸。 肖特基势垒112被设置在HVPW 106的顶部之上，并可以从HVPW 106穿过掺杂N+ 区110延伸到HV丽108。在一个实施例中，如图2所示最好肖特基势垒112的宽度大约为 6 ii m，并且长度为大约85 ii m。掺杂的N+区用作保护环，以减少HVPW 106和肖特基势垒112 之间的肖特基结出现的泄漏。肖特基势垒112可以任何合适的金属或者金属的组合形成， 例如Al、Mo、W、Pt、Pd、Au、Ti、Ni、NiFe或者Co。在一些实施例中，Ti和Co的组合可以用 作肖特基金属112。 HVPW 114被设置在N型半导体衬底102之上，并邻近HV丽108和深P阱104。掺 杂的P+区118形成在HVPW 114的上表面。掺杂的P+区18可以具有大约lel9(cm—3)到大 约le20(cm—3)的掺杂浓度，并且P+区域可以掺杂有任意合适的P型掺杂物。在一些实施例 中，HVPW 114的宽度为大约4iim，但是本领域普通技术人员应当了解HVPW 114可以具有其 他宽度。 HV丽116形成在半导体衬底102之上，并邻近HVPW 114。掺杂的N+区120形成 在HV丽116的上表面，并可以用作电接触以连接到其他电路元件。掺杂的N+区120可以 具有大约lel9(cm—3)到大约le20(cm—3)的掺杂浓度。在一些实施例中，HVPW 114禾PHV丽116的掺杂浓度为大约lel6(cm—3)，但是也可以使用其他掺杂浓度。绝缘或电介质区122可 以形成在HVPW 114和HV丽116的上表面。绝缘区122可以包括四乙基原硅酸盐(TE0S)、 氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)、二氧化硅(Si02)等。 在工作中，肖特基势垒112和肖特基二极管100的HVPW 106之间的接触表面将夹 止，并阻止电流在两个^区120之间流动，当反向电压施加到肖特基二极管100时，HV丽 108和深P阱104之间的接触表面也同样夹止。由N+区110形成的保保护环也用作限制 当反向偏置时流过肖特基二极管100的电流量。图3显示了在-40°C 、25°C 、85°C 、 125°C和 15(TC工作温度下流经肖特基二极管100的反向泄漏电流对应的图示。如图3所示，当工 作在室温下时，肖特基二极管100的反向泄漏电流密度大约为le-10A/ym、并且击穿电压 为-55V。当正向电压施加到肖特基二极管100时，电流通过HVPW 106。图4显示了在-4(TC 、 25t:、85t:、125t:和15(TC工作温度下流经肖特基二极管100的正向泄漏电流对应的图示。 如图4所示，当正向电压施加到二极管上时，通过肖特基二极管100的电流密度迅速增加。
肖特基二极管100可以通过执行一系列离子注入工艺来制造。例如，可以将光致 抗蚀剂淀积在电介质层上方，然后对光致抗蚀剂进行构图。接着，可对电介质层的曝光区域 进行刻蚀，从而在半导体衬底102上方形成掩模。半导体衬底的曝光区域被注入N型掺杂 物，以形成HV丽108、 116。可以除去掩模，并且可以在衬底102上形成另一电介质层。可以 将光致抗蚀剂再次淀积在此电介质层上方并进行显影。可以刻蚀电介质层以形成掩模。可 以注入P型掺杂物，例如硼、镓、铝或者任何III族元素，以形成HVPW106、114。然后，除去掩 模。 深P阱104可以通过淀积和对形成掩模的电介质层构图来形成。然后，将曝光区 域注入P型掺杂物。在一些实施例中，使用大约2000KeV的高能量注入来形成深P阱。除 去用于深P阱的掩模，并形成用来形成N+区110、120的掩模。利用适当位置的掩模，通过 注入N型掺杂物形成N+区110、120。 一旦N+区IIO和120形成完毕，则除去掩模，并且形 成用于P+区118的掩模。通过在P+区118中注入P型掺杂物，从而形成P+区。 一旦形成 P+区118，则除去掩模，并且在N+区110、HVPW 106和部分HV丽108上方形成肖特基势垒。
尽管已经示出和描述了本发明的实施例，但是本发明不局限于此。此外，所附权利 要求应当被广泛解释为包括本发明的其他变化和实施例，这些变化和实施例可以由本领域 的普通技术人员在不脱离本发明的原理和精神的情况下实现。
权利要求
一种半导体器件，包括半导体衬底；形成在所述半导体衬底上的深P阱，所述深P阱具有第一宽度；设置在所述深P阱上方的掺杂的P阱，所述掺杂的P阱具有小于所述第一宽度的第二宽度；围绕所述掺杂的P阱上表面形成的N型保护环；以及设置在所述掺杂的P阱上表面上的肖特基金属。
2. 如权利要求1所述的半导体器件，其中所述肖特基金属包括钛和钴。
3. 如权利要求1所述的半导体器件，其中所述N型保护环包括高掺杂的N型扩散区。
4. 如权利要求1所述的半导体器件，还包括围绕所述掺杂的P阱形成的第一高电压N 阱和围绕所述第一高电压N阱形成的高电压P阱。
5. 如权利要求4所述的半导体器件，还包括围绕所述高电压P阱形成的第二高电压N 阱，和在所述高电压P阱中形成的高掺杂的P型区。
6. 如权利要求5所述的半导体器件，还包括在所述第二高电压N阱中形成的第二高掺 杂N型区。
7. 如权利要求1所述的半导体器件，其中所述掺杂的P阱的宽度为大约1.6ym，所述 深P阱的深度为大约2iim。
8. 如权利要求7所述的半导体器件，其中所述深P阱和所述掺杂的P阱的掺杂浓度为 大约lel6cm—3，所述N型保护环的掺杂浓度为大约lel9cm—3到大约le20cm—3。
9. 一种半导体器件，包括在半导体衬底中形成的深P阱，所述深P阱具有大约2 m的深度； 在所述深P阱上方形成并与所述深P阱接触的P阱，所述P阱的宽度小于所述深P阱 的宽度；在所述P阱上表面形成的N型保护环；以及设置在所述P阱和所述N型保护环上表面中、并与所述P阱和所述N型保护环接触的 肖特基金属。
10. 如权利要求9所述的半导体器件，其中所述深P阱的掺杂浓度为大约lel6cm—3，其 中所述P阱的掺杂浓度为大约lel6cm—3。
11. 如权利要求9所述的半导体器件，其中所述P阱的宽度为大约1. 6 m。
12. 如权利要求9所述的半导体器件，其中所述N型保护环的掺杂浓度为大约lel9cm—3 到大约le20cm—3。
13. —种方法，包括 在半导体衬底上方形成深P阱；在所述深P阱上方形成掺杂的P阱，所述掺杂的P阱的宽度小于所述深P阱的宽度； 围绕所述掺杂的P阱的上表面形成N型保护环；以及 在所述掺杂的P阱的上表面上设置肖特基金属。
14. 如权利要求13所述的方法，其中所述肖特基金属包括钛和钴，所述N型保护环包括 高掺杂N型扩散区。
15. 如权利要求13所述的方法，还包括围绕所述掺杂的P阱形成第一高电压N阱； 围绕所述第一高电压N阱形成高电压P阱；禾口 围绕所述高电压P阱形成第二高电压N阱。
全文摘要
一种高电压肖特基二极管，包括形成在半导体衬底上并具有第一宽度的深P阱。掺杂P阱设置在所述深P阱上方，并具有小于所述深P阱宽度的第二宽度。N型保护环围绕所述第二掺杂阱的上表面形成。肖特基金属设置在所述第二掺杂阱和N型保护环的上表面。
文档编号H01L21/329GK101771089SQ200910150018
公开日2010年7月7日 申请日期2009年6月18日 优先权日2008年12月31日
发明者何大椿, 汤乾绍, 王哲谊, 钟于彰 申请人:台湾积体电路制造股份有限公司