专利名称：与本位晶体管相兼容的鳍式场效晶体管程序的制作方法
技术领域：
本发明一般涉及集成电路器件，具体涉及本位(native)晶体管(如 nMOSFET)和使用鳍式场效晶体管(FinFET)兼容工艺的器件制造方法。
背景技术：
随着技术的进步，设计更小的集成电路器件的愿望也随之增长。比如， 半导体产业迫切地希望减小存储单元的尺寸。已经使用的一个战略包括使用 多栅极晶体管，也被称为FinFET。 一个典型的FinFET器件是采用从半导体 衬底突起的硅鳍制造的。器件的沟道设置在鳍中，而栅极设置在鳍的上方(即， 包围鳍)——例如与鳍的顶部和侧壁接触。栅极设置在沟道(即鳍)的周
围是很有利的，这样它可以从三面控制沟道。
然而，常规的FinFET设计可能不适宜用来设置一个本位晶体管(比如， 一个本位fmFET NMOSFET)。传统的finFET器件的薄的沟道可能会被完全 耗尽。阈值电压通过栅极的功函数来控制。因此，沟道掺杂可能无法充分修 改finFET器件的阈值电压。这样，用传统的finFET设计去提供本位器件是存 在困难的(比如， 一个大约为0伏阈值电压的器件)。
因此，需要一种与finFET器件及工艺兼容的晶体管结构和晶体管制造方法。
发明内容
本发明提供了一种半导体器件。该器件包括衬底，该衬底具有从其表面 延伸的鳍。在鳍的沟道部分的上方有栅极。栅极与鳍的沟道部分仅仅在沟道 部分的上表面接口 (即接触)。源区位于鳍的第一端部上。源区包括在鳍的第 一端部上的外延生长区。漏区位于鳍的第二端部上。漏区包括在鳍的第二端 部上的外延生长区。本发明提供了 一种制造半导体器件的方法。该方法包括提供一个衬底。 在该衬底上形成第一鳍和第二鳍。在第一鳍和第二鳍中间有一个空间。在上 述空间中形成隔离结构。通过在该空间中填充隔离材料，并且形成包括隔离 结构的上表面、第一鳍和第二鳍的上表面的一个平坦表面，来形成隔离结构。 在第一鳍的中心区的平坦表面上形成一个栅极结构。该栅极结构是一个仅有 顶部沟道的结构。
在另外一个实施例中，还提供了一种制造半导体器件的方法。该方法首 先提供包含多个鳍的衬底。在衬底上的各个鳍之间沉积绝缘材料。在鳍和所 沉积的绝缘材料的中间部位之上形成掩模元件。当用掩模元件保护鳍和所沉 积的绝缘材料的中间部位时，在所沉积的绝缘材料中形成凹槽区。在凹槽区 中形成源/漏区。当凹槽区形成后，掩模元件就会被去除。然后在鳍和所沉积 的绝缘材料的中间部位形成一个栅极结构。
图l是一张电路图，用来说明包含本位器件的电路的实施例。图2是一 张图表，用来说明传统的finFET器件和"仅有顶部沟道"的finFET兼容的器件 的的阈值电压与沟道掺杂的关系。
图3是一幅流程图，用来说明制造一个使用fmFET兼容工艺的本位晶体 管的实施例。
图4、 5、 6、 7、 8、 9、 10和11是器件的透视图，其与图3说明的方法 的各步骤相一致。
图12、13和14是仅有顶部沟道的fmFET兼容的器件的透视图和截面图。
具体实施例方式
本发明一般涉及形成集成电路器件，具体涉及包含仅有顶部沟道的 fmFET兼容器件的晶体管，该器件可提供一个本位晶体管。然而，应当理解，
子。下面描述了各元件和结构的具体例子以简化本说明书。当然，这些仅仅 是例子，而不是用来限制本发明。此外，本公开内容可能在不同例子中重复引用参考数字。重复的目的是为了更简洁、明了，其本身并不表示在不同的 实施例和/或者讨论的结构间存在关系。另外，也包括对于第一层或者特征"在 第二层或者特征上"或者"覆盖第二层或者特征"(以及类似的描述)的一种描 述。这些术语包含第一层和第二层直接接触的实施例和一个或者更多层或者 特征插入第一层次和第二层次的实施例。还有，诸如"上部"、"底部"等描述性 术语仅仅是描述一个相对的关系，而不是要设置一个绝对的方向。最后，尽 管这里对设置的方法和结构的描述与本位器件相关，但是其他的半导体器件 仍然可以从本公开内容中受益。
图1说明了包含低Vccmin设计的电路100。电路100包括本位场效晶体 管(FET) 102。在一个实施例中，本位场效晶体管102包含一个NMOSFET。 电路100在存储器、微处理器和/或其他设计中是有用的。电路100仅仅是示 例，而不是要以任何方式进行限制。
图2设置的是一个图表200，该图表说明了两个器件的沟道掺杂与阈值电 压的关系。线202标示的是传统的鳍式场效晶体管器件(即，包含在多个面 上环绕着沟道的一个栅极)。线204标示的是仅有顶部沟道的finFET兼容的器 件(即，仅在含有器件沟道的鳍的上表面上提供一个栅极，这样只能从一个 面控制栅极)。仅有顶部沟道的fmFET兼容器件可以通过图3描述的方法300 制造，和/或可以包括参照图12、 13、 14描述的器件1200。图表200说明， 仅有顶部沟道的finFET兼容器件为大约1E15 ( atoms/cm2)的沟道掺杂提供了 一个大约为O伏的阈值电压。相比之下，传统的fmFET兼容器件不能提供一 个能够产生0伏阈值电压的沟道掺杂。因此，图表200说明了仅有顶部沟道 的finFET兼容的器件的优点，即它能够产生一个本位器件(阈值电压为 0伏)。
图3说明的是用与fmFET制造工艺一致的工艺制造本位器件的方法300。 方法300可使用finFET的制造工艺用于制造一个仅有顶部沟道的finFET兼容 的器件。方法300从步骤302开始，其中提供了一个村底(比如，半导体晶 片)。参照图4的实施例，提供衬底402。在一个实施例中，衬底402包含一 个晶体结构的硅村底。其它的元素半导体比如锗和金刚石也可包含在内。此
外，衬底402还可包含化合物半导体，如，碳化硅，砷化镓，砷化铟，或者 磷化铟。另外，衬底402可有选择的包含绝缘体上硅(SOI)结构。
6方法300接下来的是步骤304，其中在衬底中形成鳍。可形成多个鳍。形 成这些鳍的工艺有比如，沉积、光刻、湿法刻蚀、干法刻蚀(比如，反应 离子刻蚀)、等离子体刻蚀和/或其它适宜的工艺。鳍可包含半导体材料，比如 硅、锗硅和/或其它适宜的材料，包括上文讨论的与衬底402 —致的材料。在 一个实施例中，通过蚀刻衬底的SOI层形成鳍。根据图4的实施例，提供了 多个鳍404，鳍404包含中心部分408，第一端部406和第二端部410。中心 部分408可对应于鳍404的用于形成沟道的部分，而端部406和410可对应 于鳍404的用于形成源区/漏区的部分。
方法300接下来的是步骤306,其中在邻近鳍的部位形成隔离结构。该隔 离结构大体上填充在鳍与鳍之间。该隔离结构用于为器件提供一个大体上平 坦的上表面。比如，隔离结构的上表面和多个鳍的上表面可处在同一个平坦 表面上，并且在衬底上提供一个单独的平坦表面。通过在鳍之间填充绝缘材 料形成隔离结构，然后通过化学机械抛光工艺使表面变光滑。该隔离结构被 称为浅沟槽隔离结构(STI)。参照图5的实施例，浅沟槽隔离结构502在鳍 404之间形成，以便形成平坦表面504。浅沟槽隔离结构502可能包括绝缘材 料。例如，绝缘结构包括氧化硅、氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃、 低k (介电常数)材料和/或其它合适的化合物。
方法300接下来的是步骤308，其中在鳍的中间部位形成掩模元件。该掩 模元件被用于在后续步骤中掩蔽(比如，保护)部分衬底，该衬底包含鳍和 隔离结构。掩模元件可能包括光致抗蚀剂、硬膜和/或其他合适的材料。掩模 元件可通过沉积光致抗蚀剂(比如，旋转沉积)形成。光刻工艺可被用于将 光致抗蚀剂层形成图案，比如本领域中已知的烘烤、曝光和显影工艺。掩模 元件可形成为覆盖鳍的用于随后形成一个栅极的区域(比如，中心部分)，而 鳍的被暴露的区域用于形成源区和漏区。参照图6的实施例，掩模元件602 在衬底402上形成，具体地说是在STI502和鳍404上形成。掩4莫元件602在 鳍404的中心部分408上形成，邻近STI502 (比如，STI502的中心部分)。 掩模元件602可以包含光致抗蚀剂。
方法300接下来的是步骤310，其中部分隔离结构被去除，从而邻近鳍的 端部形成凹槽区。该凹槽区确定源区/漏区形成的区域。隔离结构可以通过湿法蚀刻、干法蚀刻、等离子体蚀刻和/或其他合适的工艺去除。参照图7， STI 结构502的一部分一皮去除，从而在端部406和410使鳍404的部分侧壁暴露。 通过去除STI结构502的一部分，在鳍404之间形成了 STI凹槽区702。掩模 元件602掩蔽(比如，保护)包括鳍4045和STI结构502的中心区域在内的 中心区域408，且隔离结构502被去除。而平坦表面704仍然保留在掩模元件 602的下方的中心区域408中。
方法300接下来的步骤是312，其中将掩模元件从衬底上去除。可以通过 湿法蚀刻或剥离、干法蚀刻、等离子体蚀刻和/或其他合适的工艺将掩模元件 去除。参照图8,掩模元件602已经被去除了。鳍404的中心部分408的顶 面704暴露在外。STI502在中心部分408邻近鳍404的侧壁(因此提供顶面 704)。
方法300接下来的是步骤314，其中，在鳍的中心区域(比如，沟道区域) 的顶面形成栅极。栅极可以直接接触鳍的顶面，但是不接触鳍的侧面。换句 话说，栅极提供了仅有顶部沟道的器件(即，只从顶面一面控制沟道)。这与 传统的fmFET器件形成对比，传统finFET器件的栅极和鳍不仅会在顶面接触， 而且会在侧面接触。在一个实施例中，该栅极是金属栅极。该栅极可以包含 具有高k(介电常数)的介质和/或金属栅极。可以通过使用"先栅(gate first)" 或者一个"后栅(gate last)"(即，包含形成牺牲多晶硅栅极的工艺)形成金 属栅极。
参照图9，在衬底402上尤其是在平坦表面704上形成一个栅极结构902。 该栅极结构902形成在中间区域408上。该4册4及结构902不^又叠加在鳍404 的中间区域上，而且叠加在STI结构502上。该栅极结构902仅仅与顶面704 接触，而不与鳍404的侧面直接接触。例如，栅极结构902并不与鳍404的 中间区域408的侧壁接触，因为中间区域408的侧壁与STI结构502直接接 触。这样，栅极结构902和它下面的鳍404的中间部分408 (沟道)阐明了仅 有顶部沟道的器件的栅极区域。
栅极结构902包含一个栅极介质904和一个栅极电极906。在一个实施例 中，栅极结构902包含例如，封盖层、界面层和/或其他适合的层。栅极介质 层904包括一种高-K材料(即， 一种相对于氧化硅具有"高"介电常数的材料)。
8"高"介电常数的材料的例子包括，氧化铪、氧化铪硅、氮氧化铪硅、氧化铪钽、 氧化铪钛、氧化铪锆，还有它们的组合物，和/或其他合适的材料。栅极介质
层904可由多层组成。4册极介质层904可以通过ALD、 CVD、和/或其它合适 的工序形成。
金属栅极906由一层或者多个层组成，包括钛、氮化钛、氮化钽、钽、 碳化钽、氮化硅钽、鵠、氮化钨、氮化钼、氮氧化钼、二氧化钌、和/或其它 合适的材料。金属栅极906的各层可以通过PVD、 CVD、 ALD、电镀、和/ 或其它合适的工序形成。在一个实施例中，金属对册极卯6包含一个功函数金 属层，这样它能够设置一个金属栅极的N-金属功函数或者P-金属功函数。P-型功函数材料包括的成分有钌、4巴、柏、钴、镍、导电金属氧化物，和/或其 它合适的材料。N-型金属材料包含的成分有铪、锆、钛、钽、铝、金属碳化 物(比如，碳化铪、碳化锆、碳化钛、碳化铝)、铝，和/或其它合适的材料。
再参照图3，方法300接下来的是步骤316，其中在鳍的端部(即，邻近 中心区(即沟道区域))生成一个外延层。外延层包括外延硅、外延硅锗、和 /或其它合适的外延材料。外延层提供了有一个用于形成源区或者漏区的区域。 外延层可以通过包含液体或蒸汽前导而鳍作为种子材料在内的合适的工序生 成(比如，气相外延，液相外延)。参照图10，外延区1002形成了。外延区 1002形成在鳍404的端部406和410的每个区域。在一个实施例中，外延区 1002包含外延硅。
方法300接下来的是步骤318，其中，外延区通过掺杂生成源区/漏区。 源区/漏区可以根据所需的晶体管配置分别注入P-型或者N-型掺杂物形成。在 一个实施例中，n+注入形成和NMOSFET相关的源区/漏区。参照图11,注入 1102已经完成。注入1102通过向外延区和/或鳍404的一部分区域掺杂从而 提供源区/漏区1104。在一个实施例中，注入1102包含n+注入，比如，磷、 砷、锑、或者其他合适的掺杂。该n+注入提供了一个n-掺杂源区/漏区1104.
因此，以上说明了方法300，其通过finFET-兼容的工艺生成仅有顶部沟 道的器件。仅有顶部沟道的器件在鳍的沟道区(比如，鳍404的中心区408) 提供一个栅极结构(比如，栅极902)。栅极结构仅仅在鳍的顶面设置。鳍的 沟道区的侧壁邻近隔离结构。仅有顶部沟道的器件在通过使用finFET兼容的工艺流程来提供本位器件中会很有用。这将允许通过兼容的工艺流程生成包
含本位器件和传统(多栅极)fmFET在内的集成电路。
现在，参照图12、 13、 14,说明的是半导体器件1200。该半导体器件1200 可以是本位器件。该半导体器件1200包含仅有顶部沟道的finFET-兼容的器 件。栅极仅在包含器件沟道的鳍的顶部上形成。
器件1200包括一个衬底1202，鳍1204，置于鳍1204之间的隔离结构1206, 生成在鳍1204上的源区/漏区1208,和一个覆盖在鳍1204上的栅极结构1210。 衬底1202基本上与图4描述的鳍402是相似的。而鳍1204基本上与图4描 述的鳍404是相似的。多个鳍1204中每一个包含一个中心区1220和两个端 部区1218和1222。该中心部分1220对应于与鳍1204相关的器件沟道。源区 和漏区1208形成在鳍1204的端部区1218和1222。源区和漏区1208基本上 与图11中描述的源区和漏区相类似。例如，源区和漏区1208包含生成在鳍 1204上的外延层的掺杂区。源区和漏区1208也包含鳍1204本身的掺杂区。 源区和漏区1208形成在隔离结构1206的凹槽1212中。在一个实施例中，器 件1200是一个本位NMOSFET器件，且源区和漏区1208包括n-型掺杂。
鳍1204的中心区1220形成一个沟道区。栅极结构1210覆盖在中心区1220 上面。栅极结构1210基本上与上面图9描述的栅极结构902相类似。该栅极 结构1210包括一个栅才及介质层1214和一个4册4及电极1216。栅极结构1210的 许多实施例都可能包含，例如，额外的封盖层、界面层、电极层、介质层、 和/或其它合适的层。在一个实施例中，栅极介质层1214包括高介电常数材料。 栅极介质层1214基本上与上面图9描述的栅极介质层904相类似。在一个实 施例中，栅极电极1216包含一个金属栅极电极。该栅极电极1216基本上与 上面图9描述的4册极电极906相类似。4册极结构1210仅仅与沟道的顶部4妄触。
在上述实施例中，器件1200进一步包括间隔层，轻掺杂源区/漏区，接触， 连接和/或其它适合的部分。半导体器件1200比传统器件能够具有更多优势， 其是包含一个finFET-兼容结构(比如，包括一个形成在鳍上的沟道)的本位 器件。
虽然前面的说明显示和描述了不止一个实施例，但是它能够被该领域的 技术人员理解，在不偏离本发明的主旨和范围的条件下，其在形式和细节上 可能有很多变化。因此，权利要求应该在与本发明相一致的前提下做广义的 解释。
权利要求
1、一种半导体器件，包括衬底，该衬底包含从衬底表面延伸出来的鳍；栅极，该栅极形成在鳍的沟道部分之上，栅极与鳍的沟道部分仅在沟道部分的顶面有接触；源区，该源区在鳍的第一终端上，其中源区包括位于鳍的第一终端上的外延生长区；和漏区，该漏区在鳍的第二终端上，其中漏区包括位于鳍的第二终端上的外延生长区。
2、 根据权利要求1所述的半导体器件，进一步包括 第一隔离结构，该隔离结构邻近鳍，并且紧靠鳍的第一横向侧面；和 第二隔离结构，该隔离结构邻近鳍，并且紧靠鳍的第二横向侧面。
3、 根据权利要求1所述的半导体器件，其中，所述栅极包括具有高介电 常数的栅介质层，或者，所述栅极包括金属栅电极。
4、 根据权利要求1的半导体器件，其中，所述沟道部分有第一个宽度， 源区和漏区有第二个宽度，而第二个宽度大于第一个宽度。
5、 根据权利要求1的半导体器件，其中，所述的器件是本位(native) 晶体管。
6、 一种制造半导体器件的方法，包括 提供一个衬底；在衬底上形成第一鳍和第二鳍，并且在第一鳍和第二鳍中间有一个空间； 在上述空间内形成隔离结构，其中形成该隔离结构的步骤包括用绝缘材料填充所述空间和形成一个平坦表面，该平坦表面包括上述隔离结构的顶面，且包括第一鳍和第二鳍的顶面；和在第一鳍的中间区域的平坦表面上形成一个栅极结构，该栅极结构包括仅有顶部沟道的栅极结构。
7、 根据权利要求6的方法，进一步包括去除隔离结构的 一部分，该隔离结构的被去除部分提供邻近第 一鳍和第二鳍的端部区域的凹槽区；在上述凹槽区形成源区和漏区。
8、 根据权利要求6的方法，其中，所述形成栅极的方法包括直接在鳍和 隔离结构的平坦表面的顶面形成栅极的第 一层；所述形成掩模元件的方法包括沉积光致抗蚀剂层，并且使光致抗蚀剂层 形成图案。
9、 一种制造半导体器件的方法，包括 提供包含多个鳍的衬底； 在衬底的鳍之间沉积绝缘材料； 在所沉积的绝缘材料和鳍的中心区域上形成掩模元件；在用掩模元件保护鳍的中心部分和沉积的绝缘材料的同时，在沉积的绝 缘材料中产生凹槽区；在产生的凹槽区中形成源区和漏区； 在产生凹槽区后，去除掩模元件；和 在沉积的绝缘材料和鳍的中心区域上方形成栅极结构。
10、 根据权利要求9的方法，其中，所述形成栅极结构的步骤包括形成 包含高介电常数介质材料的栅极介质层，或者形成金属栅极。
11、 根据权利要求9的方法，其中，所述沉积绝缘材料的步骤包括用化 学机械方法抛光该沉积绝缘材料，该被抛光的绝缘材料的顶面和上述多个鳍 的顶面在同一个平面上。
12、 根据权利要求9的方法，其中，所述在凹槽区形成源区/漏区的步骤 包括在鳍上生成外延层，并且对该外延层进行注入。
13、 根据权利要求9的方法，其中，所述鳍的中心部分为本位晶体管提 供沟道区。
14、 根据权利要求9的方法，其中，所述隔离结构紧靠鳍的横向表面， 而栅极紧靠鳍的顶面。
15、 根据权利要求9的方法，所述提供衬底的步骤包括提供半导体衬底， 并且蚀刻上述衬底中的上述多个鳍；所述产生凹槽区的步骤包括蚀刻绝缘材料使其具有邻近鳍端部的第 一厚 度和邻近鳍中心的第二厚度，并且该第一厚度小于第二厚度。
全文摘要
本发明公开了一种仅有顶部沟道的鳍式场效晶体管(以下简称为finFET)器件。此处所述的方法和器件提供了与finFET工艺流程兼容的本位(native)器件。在用于形成器件的沟道区的鳍的顶部形成栅极。在一个实施例中，仅在沟道的一侧(比如，鳍的顶部)设置栅极。包含沟道的鳍的侧壁可以紧靠隔离结构。在一个实施例中，在鳍之间形成隔离结构，为栅极的形成设置一个平坦的表面。
文档编号H01L27/085GK101661934SQ20091015001
公开日2010年3月3日 申请日期2009年6月18日 优先权日2008年8月28日
发明者李介文 申请人:台湾积体电路制造股份有限公司